Due to the low manufacturing cost of Al interconnect, the low power application such as mobile CMOS image sensor (CIS) and liquid crystal display (LCD) driver integrated circuits (ICs) prefer the Al interconnect even at the sub-130nm technology. The shrinkage in the thickness and width of Al metal lines is required for reducing chip size and using Al interconnect continuously at the sub-130nm technology. However, as the dimension of metal lines is scaled down, the current density increases, in turn electromigration (EM) becomes more serious. Unfortunately, the investigations on electromigration at a thin Al wire which can be used at sub-130nm technology have not been sufficiently performed yet. Therefore, in this thesis, the reliability of thin Al Interconnect for very large scale integration (VLSI) nano-interconnections were investigated. In Chapter 2, the electromigration (EM) resistance of thin aluminum interconnects for sub-130nm CMOS logic technology was investigated by varying the AlCu underlayers and etched sidewall profiles. Al texture and surface roughness as key parameters were characterized for selecting the AlCu underlayer prior to the EM test. From the results of XRD and AFM analyses, the AlCu film with a Ti or Ti/TiN underlayer was proven to have more dominant (111) orientation and lower surface roughness. In order to evaluate the effect of the etched sidewall profiles of AlCu wire on the EM resistance, we created the different sidewall profiles of AlCu wire by changing the AlCu sidewall passivation gas and process parameters during the metal etching process. From an EM test result, thin AlCu wire with Ti/TiN underlayer and smooth etched sidewall profile is confirmed to have the best EM resistance in terms of the mean-time-to-failure (MTTF) and the failure distribution. Ti/TiN underlayer is believed to lead to a longer MTTF by dramatically reducing the currnet crowding at AlCu layer of thin AlCu wire with a smaller formation of $TiAl_3$ at the TiN/AlCu interface. Smooth etched sidewall profile is considered to induce a steeper failure distribution by removing the early failure sites at a rough sidewall profile of AlCu wire.
While the Cu has good material properties in terms of EM characteristics, the real EM performance of Cu interconnect is severely affected by integration process. Especially, Cu barrier deposition process has severe effects on EM performance of Cu interconnect. Therefore, in Chapter 3, the effects of $Ar^+$ re-sputtering condition in the advanced Direct Contact Via (DCV) process for Cu barrier metal on electroplated (EP) Cu gap-fill performance, via chain resistance, electromigration (EM) resistance and SRAM column failure rate were investigated. The adoption of $Ar^+$ re-sputtering had noticeable effects on the EP Cu gap-fill performance and via chain resistance. The via holes with diameters of more than 0.11um could be filled without voids by EP Cu with the assistance of an advanced DCV process, and the resulting via chain resistance strikingly decreased by applying an advanced DCV process. As long as the EM resistance is concerned, the $Ar^+$ re-sputtering condition shows a wide process range. However, the failure rate of SRAM functionality was 15%, even though the advanced DCV process with $Ar^+$ re-sputtering was utilized for Cu barrier metal process. Finally, the failure rate of SRAM functionality was reduced 90% by implementing the optimized $Ar^+$ re-sputtering condition in the advanced DCV process.
최근 10년간 130nm tech 이하의 Logic device 에서는 저항-축전용량 지연 (RC delay) 감소 및 Electromigration (EM) 특성 개선의 이유로 알루미늄 (Al) 배선 대신 구리 (Cu) 배선이 도입되어 사용되어져 왔다. 그러나, CMOS image sensor 및 liquid crystal display (LCD) driver integrated circuit (IC) 등의 작은 사용전압을 사용하는 소자에서는 낮은 제조단가의 잇점으로 130nm tech 이하에서도 Al 배선을 계속적으로 사용하길 원하고 있다. 그러나, Al 배선을 130nm tech 이하의 미세 배선에서 사용할 경우 배선내 전류밀도의 증가로 높은 EM 저항성을 필요로 한다. 따라서, 본 연구의 Chapter 2 에서는 130nm tech 이하의 미세배선용으로 사용 가능한 얇은 Al 배선에서 주요 공정 변수인 Al 하지막 (underlayer) 과 Al 식각 (etching) 공정 변화에 따른 EM 특성 변화에 대해 연구를 수행하였다. 연구 결과 하나의 비아 (via) 로 상부 배선과 연결된 좁은 배선의 EM 실험에서 파괴 형태(failure mode) 는 Al 하지막 및Al 식각 공정 변화에 상관없이 비아에서 수 um 떨어진 배선의 임의의 위치에서 공공 (void) 이 발생하는 것을 확인할 수 있었다. 이는 기존의 두꺼운 Al 배선에서 관찰되던 파괴 형태 중 일부분만 나타난 결과로서, FEM 모사 (simulation) 결과 Al 두께가 낮아짐에 따라 비아 하부의 Al 배선에서 전류 밀도 집중 현상이 사라졌기 때문인 것으로 사료된다. MTTF (mean-time-to-failure) 의 경우 Ti/TiN 이중막의 하지막을 사용할 경우 Ti 하지막에 비해 EM 의 MTTF 값이 향상되는 것을 확인할 수 있었는데, 연구 결과 Ti/TiN 하지막을 사용할 경우 TiN 과 Al 계면에서 비저항이 높은 $TiAl_3$ 의 형성이 억제됨으로써, 배선내 전류밀도 집중 현상이 나타나지 않기 때문인 것으로 사료된다. Al 식각 공정에 따라 Al 측면 거칠기 (sidewall roughness) 가 증가할 경우, EM 실험 결과 early failure 현상이 나타나는 것을 확인할 수 있었다. 이는 Al 측면의 거칠기가 증가할 경우, Al과 절연막 사이에 미세 공공 (void) 이 발생해 EM 발생시 미세 공공 표면에 위치한 Al 원자들이 우선적으로 이동하면서 EM fail이 발생되는 것으로 사료된다. 따라서, 나노 공정에서 Al 배선을 계속적으로 사용하기 위해서는, Al 하지막과 Al 식각 공정시 측면 거칠기 조절이 필요하다는 것을 알 수 있었다.
구리 배선의 경우 구리의 기본 물성은 우수한 EM 저항성을 나타내지만, 다마신 (damascene) 공정 진행시 비아 (via) 하부에 잔존하는 구리 산화막 혹은 Polymer 잔류물로 인해 구리 배선과 구리 확산 방지 금속막 (Cu barrier metal) 사이의 접착력 (adhesion) 이 약화됨에 따라 EM 저항성이 저하될 수 있는 문제점이 있다. 이에 따라, 구리 배선 공정에서는 구리 산화막 혹은 Polymer 잔류물을 제거하기 위해 구리 확산 방지 금속막 증착시 $Ar^+$ 스퍼터링 (sputtering) 공정을 통해 이들을 제거하려는 노력을 계속해오고 있다. 본 연구의 Chapter 3 에서는 $Ar^+$ 스퍼터링 공정을 보다 효과적으로 적용시킨 새로운 구리 확산 방지 금속막 증착 기술인Advanced Direct Contact Via (advanced DCV) 공정에서 $Ar^+$ 스퍼터링 조건이 상부의 구리 도금막의 굴곡 매움 (gap-fill) 특성, 비아 고리 구조의 저항값 (via chain resistance), Electromigration 저항성 및 SRAM functionality 특성에 미치는 영향에 대해 연구하였다. Advanced DCV 공정에서 $Ar^+$ 스퍼터링 공정의 적용에 따라 구리 도금막의 굴곡 매움 특성 및 비아 고리 구조의 저항값의 경우 그 개선 효과가 뚜렷이 나타났으며, EM 저항성의 경우 $Ar^+$ 스퍼터링 조건에 대해 매우 안정한 EM 특성을 나타내었다. 반면, SRAM functionality 특성의 경우 $Ar^+$ 스퍼터링 공정을 적용해도 15% 이상의 수율 저하 (yield loss) 를 보였다. 연구 결과 이는 SRAM 셀 (cell) 의 금속 배선 밀도가 높아 SRAM 셀 내부에서 $Ar^+$ 스퍼터링 효과가 떨어지기 때문인 것으로 밝혀졌다. 따라서, advanced DCV 공정에서 $Ar^+$ 스퍼터링 공정을 최적화함으로써, 수율 저하를 90% 이상 개선시킬 수 있었다.
