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Low power millimeter-wave monolithic integrated circuits(MIMICs) in 0.13um CMOS for 60 GHz mobile terminals
서명 / 저자 Low power millimeter-wave monolithic integrated circuits(MIMICs) in 0.13um CMOS for 60 GHz mobile terminals / Dong-Yun Jung.
저자명 Jung, Dong-Yun ; 정동윤
발행사항 [대전 : 한국정보통신대학교, 2009].
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문지도서관2층 학위논문

ICU/DS09-10 2009

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This dissertation presents low-power millimeter-wave monolithic integrated circuits (MIMICs) in 0.13$\mum$ CMOS for 60GHz mobile terminals. Wireless data rates increase tenfold every five years and Wireless local area networks (WLANs) and wireless personal area networks (WPANs) demand for rates beyond 1Gbps in the near future. 60GHz transmission is a very promising candidate in terms of the large unlicensed band of 7GHz, frequency reuse and small circuit size for several Gbps data communication applications. In 60GHz band, there are two strongest applications; high definition uncom-pressed video streaming and high data rate file downloading. Among them the latter suitable for mobile terminals such as cell phones, PDAs, laptop computers, etc, is expected to grow in the rapidly evolving global marketplace. For mobile terminal applications, low DC power consumption is one of the most key issues. Low cost, low DC power consumption and small form factor should be oriented to the mass market for 60GHz mobile applications. Scaling of MOS transistor dimensions to the nano scale has greatly improved the high frequency capability for CMOS technology. The cut-off frequency ($f_T$) and maximum oscillation frequency ($f_{max}$) of CMOS transistors are above 100GHz. Using such transistors, it should be feasible to build circuits operating at millimeter-wave bands. The use of CMOS technology is suitable for low cost, high yield, and highly integrated devices. Although CMOS technology has reported high operation frequency performances, inductors with high-Q and self resonance frequency (SRF) and low loss transmission lines remain questions for millimeter-wave circuit design due to the lossy silicon substrate. Considering to the loss, implementation, circuit size and isolation, etc, all transmission lines are formed by micro-strip line using a signal line and the ground plane located on metal 8 (top metal) and metal 1 (bottom metal), respectively. All transmission lines are evaluated using a 3-dimensional electromagnetic (3-D EM) simulator. My work has been focused on not only a low-power transceiver for mobile terminals but also a heterodyne structure with 5.8GHz IF for coexistence with 60GHz WPAN and 5.8GHz WLAN. The proposed single-chip RF receiver consists of a LNA, mixer, VCO, frequency doubler, and drive amplifier using 0.13$\mum$ CMOS. To achieve sufficient gain and low noise figure, the LNA is composed of four cascaded common source stages. Total width of the $1^{st}$ stage transistor is 30$\mum$, whose current density is around 150$\muA$/$\mum$ for low-noise performance. The 4-stage LNA is used a current reuse topology for low DC power consumption. The fabricated LNA size is 1.35mm $\times$ 0.72mm. The measured peak power gain and noise figure are 10.8dB and 3.2dB, respectively, at 57.5GHz. To my knowledge, this is the lowest noise figure among V-band CMOS LNAs. At 60GHz, the measured input $P_{1dB}$ is -12.5dBm. The LNA dissipates only 11.6mW from 1.3V due to the current reuse technique. One of the key issues of a mixer for 60GHz mobile terminals is low DC power consumption and operation with low LO power ($P_{LO}$) due to the difficulty of high-power generation. The resistive mixer without DC power consumption is operating at relatively low $P_{LO}$ level and has good linearity. The required mini-mum $P_{LO}$ is directly proportional to not only gate-source capacitance ($C_{gs0}$) and gate-drain capacitance ($C_{gd0}$) under unbiased condition but also source, drain and gate resistances ($R_s$, $R_d$, $R_g$). The proposed $C_{gs}$ compensating structure uses an additional transistor at the source. The $C_{gs}$ looking at the gate applying an LO signal in the proposed structure is reduced by $C_{gd}$, $C_{gs}$, and $C_{ds}$ of the additional transistor. The optimum conversion loss is achieved when the transistors are biased near the threshold voltage, 0.42V. The fabricated mixer size is 0.71mm $\times$ 0.69mm. It achieves a conversion gain of -9.34dB and an input $P_1dB$ of -2.5dBm at a $P_{LO}$ of 0dBm. The isolation is better than 19dB. The conversion gain is larger than -10dB at the RF frequency from 56GHz to 63GHz and at the LO frequency from 55.5GHz to 59GHz. Among the reported V-band down-conversion mixers, the proposed mixer has the lowest conversion loss at a $P_{LO}$ of 0dBm. The down-converter including the 4-stage current re-use LNA and resistive mixer has 1.815mm $\times$ 0.72mm size. The total DC power consumes 11.6mW. The conversion gain is larger than -5dB at the RF frequency from 56GHz to 62GHz and at the LO frequency from 50GHz to 59GHz and an input $P_{1dB}$ is -12.5dBm at a $P_{LO}$ of 0dBm. The proposed down-converter has the best noise figure and linearity performances at low LO power with low DC power consumption. For low phase noise Ka-band cross-coupled LC VCO, a meander typed micro-strip inductor with high-Q and high self resonant frequency (SRF) is designed. The chip size including pads is 0.58mm $\times$ 0.55mm. The VCO core consumes only 4.99mW, while the total power consumption is 14.6mW. The oscillation frequency ranges from 26.85GHz to 27.5GHz at the control voltage from -0.4V to 0.4V. Over the tuning range, the output power is above -3.83dBm and the variation is below 0.8dB. At 26.89GHz, the VCO features a minimum phase noise of -113dBc/Hz at a 1MHz offset from the carrier frequency. The phase noise is below -105dBc/Hz over the entire tuning range. The minimum figure-of-merit (FoM) of the proposed VCO is -194.6dBc/Hz. It describes that the proposed VCO has the lowest phase noise and FoM with the highest output power among the millimeter-wave VCOs in CMOS technologies. The frequency doubler including a drive amplifier using a current re-use to-pology for low-power consumption is designed. In the inter-stage matching net-work of the drive amplifier, a parallel-connected inductor and a capacitor are designed to have high impedance as a resonator at 54.2GHz in order to obstruct the amplified signal by the $1^{st} stage amplifier from entering the source of the $2^{nd}$ stage amplifier. The fabricated chip size is 1.24mm $\times$ 0.75mm. The $2^{nd}$ harmonic output power at 54GHz is -3.95dBm. And the fundamental output power and suppression are -52.2dBm and 48.2dB, respectively. The 3-dB bandwidth based on the output power is 7GHz from 50.6GHz to 57.6GHz. The suppression is over 48dB up to an input power of 0dBm and the output P1dB is -0.5dBm. The proposed frequency doubler consumes 9mW including 5mW for the drive am-plifier. Among the V-band frequency doubler circuits, the proposed circuit has moderate efficiency but the highest fundamental suppression at very low DC power operation. The signal generator, including a Ka-band VCO and frequency doubler with a drive amplifier is designed. Although the previous mentioned VCO shows the lowest phase noise and FoM of -113dBc/Hz and -194.6dBc/Hz, respectively its tuning range was only 650MHz. To obtain large tuning range of the VCO, the varactor with the size of minimum length (L), width (W) and branch (B) of 0.3$\mum$, 1.5$\mum$ and 32, respectively, is selected considering the variation of effective capacitance and quality factor. Redesigned VCO size is 0.58mm $\times$ 0.55mm including pads. The oscillation frequency is 25.92GHz, and the output power is -7.0dBm. The VCO core consumes only 3.6mW, while the total power consumption is 10.6mW. The oscillation frequency ranges from 24.25GHz to 28.33GHz at the control voltage from 0V to 1.2V. Over the entire tuning range, the output power is above -10.67dBm. The signal generator integrating the redesigned VCO, frequency doubler and drive amplifier is fabricated and its size is 1.15mm $\times$ 0.75mm. The measured frequency tuning range is 7.14GHz, from 48.45GHz to 55.59GHz. Within the tuning range, the output power is from -11.83dBm to -7.33dBm and the phase noise at a 1MHz offset ranges from -89.17dBc/Hz to -98.33dBc/Hz. At 54.76GHz, the signal generator MMIC features a phase noise of -98.17dBc/Hz at a 1MHz offset from the carrier. The FoM of the signal generator is -182.8dBc/Hz. It describes that the proposed signal generator has the largest tuning range and highest output power with moderate FoM among V-band CMOS VCOs or signal generators. The proposed 60GHz CMOS single-chip low-power RF receiver consists of the 4-stage current re-use LNA, $C_{gs}$ compensating resistive mixer, low phase noise VCO, high suppression frequency doubler, and 2-stage current re-use drive amplifier. The size of the fabricated single-chip RF receiver is 2.67mm $\times$ 0.75mm including pads. The total DC power consumes 21.9mW. From an RF bandwidth of 5GHz, from 56 to 61GHz and LO tuning range of 7.14GHz, from 48.45GHz to 55.59GHz, the total IF bandwidth is 10.96GHz, from 1.59GHz to 12.55GHz. The minimum conversion loss and input $P_{1dB}$ are 9.5dB and -12.5dBm, respectively, at RF frequency of 59GHz. Because the output power of the signal generator is around -10dBm, the conversion loss is a little larger than that of the down-converter measured with a $P_{LO}$ of 0dBm. Expected power budget is 21.2pJ/bit (=81.9mW/3.86Gbps) considering a QPSK modulation scheme, 1-meter distance, 0dBm transmitting power, 4dBi Tx and Rx antenna gain, 14.1dB SNR, $10^{-6}$ BER and 81.9mW total receiver power consumption including the power dissipation for IF stage, 60mW. The proposed single-chip RF receiver using a 0.13$\microm$ CMOS technology describes very good noise figure and linearity with very low DC power consumption of only 21.9mW. It is very suitable for 60GHz mobile terminals.

본 학위 논문은 이동 단말기에 적용하기 위해 0.13$\mum$ CMOS를 이용한 저전력 밀리미터파 대역 회로를 소개한다. 무선 통신 데이터량은 매 5년마다 10배씩 증가하고 있고, 앞으로 wireless local area network (WLAN) 과 wireless personal area network (WPAN)은 1Gbps 이상의 속도를 요구하고 있다. 60GHz 대역은 7GHz의 넓은 비면허 주파수 대역, 주파수 재사용, 회로의 크기가 작다는 점에서 Gbps급 무선 데이터 통신에 매우 적합하다. 60GHz 대역에서는 비압축 비디오 전송용 시스템과 대용량 파일 다운로드가 가장 큰 application이라 할 수 있다. 그 중에서도 대용량 파일 다운로드 시스템은 이동 전화, PDA, 노트북 등 이동 단말기에 응용이 가능하므로 세계적으로 매우 큰 시장이 예상된다. 이러한 이동 단말기 응용을 위해서는 무엇보다 저전력 소모가 중요하다. 최근 CMOS의 연구가 활발함에 따라 게이트 길이가 감소하면서 $f_T$와 $f_{max}$가 100GHz 이상까지 증가하였으므로 밀리미터파 대역에서도 적용이 가능하게 되었다. 하지만, 여전히 Si 기판의 손실 때문에 저손실 전송 선로 구현이 중요하다. 이를 위해 본 논문에서는 metal 8 (top metal)을 신호선으로 사용하고 metal 1 (bottom metal)을 접지면으로 사용하는 마이크로 스트립 형태의 전송선로를 구현하고 모두 3차원 EM시뮬레이터를 이용하여 설계에 반영하였다. 본 논문은 이동 단말기에 적용하기 위해 저전력 소모 회로에 중점을 두었으며, 또한 60GHz WPAN 과 함께 5.8GHz WLAN을 동시에 사용하기 위해 IF를 5.8GHz를 갖는 헤테로다인 구조의 수신기에 초점을 맞추었다. 제안된 단일 칩 RF 수신기는 LNA, mixer, VCO, frequency doubler 및 drive amplifier로 구성되어 있으며 0.13$\mum$ CMOS 공정을 이용하여 구현되었다. 4단으로 구성된 LNA는 저잡음 특성과 높은 이득 특성을 위해 common source 구조를 가지며, 전력 소모를 줄이기 위해 2 단에 공통 전류를 흐르게 하는 current re-use 기술을 사용하였다. 1.35mm $\times$ 0.72mm의 크기로 제작된 LNA는 57.5GHz에서 10.8dB의 이득과 3.2dB의 noise figure 값을 보여주었다. 이 값은 V-band CMOS LNA 중에서 가장 우수한 noise figure 이다. 60GHz에서 $P_{1dB}$는 -12.5dBm으로 측정되었으며, 전체 소모된 전력은 11.6mW이다. 이동 단말기에 응용하기 위한 mixer는 무엇보다 소모 전력이 중요한 이슈이며, 동시에 작은 LO 전력에서도 좋은 변환 이득을 갖는 것이 중요하다. Resistive mixer는 DC 전력을 소모하지 않으며 좋은 선형성을 갖고 있는 장점이 있기에 resistive mixer에 대해 연구하였다. 믹서를 동작시키기 위한 LO 전력은 믹서의 $C_{gs}$에 큰 영향을 받는다. 따라서 $C_{gs}$를 보상하기 위해 추가적으로 CMOS를 사용하여 $C_{gs}$를 감소시키고, 서로 다른 두 개의 CMOS 의 게이트에 각각 RF와 LO 신호를 인가시킴으로써 RF-LO isolation 특성을 향상시킬 수 있으며, 또한 RF와 IF의 포트가 다르므로 설계에 매우 용이한 장점을 지니고 있다. 제작된 믹서의 크기는 0.71mm $\times$ 0.69mm이며 0dBm의 LO 전력에서 9.34dB의 변환 손실 및 -2.5dBm의 $P_{1dB}$ 특성을 보여주었다. 19dB 이상의 isolation 특성을 보여주었으며, 56GHz 부터 63GHz의 RF 주파수와 55.5GHz 부터 59GHz까지의 LO 주파수대역에서 10dB이하의 우수한 변환 손실 특성을 보여주었다. 제안된 믹서는 V-band down-conversion mixer 중에서 0dBm의 LO전력으로 가장 우수한 변환 손실 특성을 보여주었다. 4단으로 구성된 LNA와 믹서를 집적시킨 down-converter는 1.815mm $\times$ 0.72mm의 크기로 제작되었으며, 전체 11.6mW의 전력을 소모한다. 56GHz 부터 62GHz의 RF 주파수와 50GHz부터 59GHz까지의 LO 주파수 대역에서 5dB 이하의 변환 손실 특성을 보여주었으며, 0dBm의 LO 전력으로 -12.5dBm의 우수한 $P_{1dB}$ 특성을 보여주었다. 제안된 down-converter는 단 11.6mW의 전력 소모로 V-band CMOS down-converter 중에서 가장 우수한 잡음 특성과 선형성 특성을 보여주었다. Ka-band cross-coupled LC VCO에서는 phase noise 특성을 향상시키기 위해 마이크로 스트립 형태의 인덕터를 사용하였으며, 0.58mm $\times$ 0.55mm의 크기로 제작되었다. 4.99mW의 전력을 소모하는 VCO는 -0.4V에서 0.4V의 control 전압으로 26.85GHz부터 27.5GHz까지 tuning range를 보여주었으며, 이 때 출력 전력은 -3.83dBm 및 0.8dB이하의 변화량을 보여주었다. 26.89GHz에서 측정된 -113dBc/Hz의 phase noise 특성과 -194.6dBc/Hz의 FoM 특성은 밀리미터파 대역에서 발표된 CMOS VCO 중에서 가장 우수한 성능을 보여주었다. 낮은 전력 소모를 위해 current re-use 방법을 사용한 버퍼를 집적한 주파수 더블러는 1.24mm $\times$ 0.75mm 크기로 제작되었다. 더블러에서 fundamental 주파수를 억제하기 위해 마이크로 스트립 형태의 open stub을 사용하였으며 버퍼에서는 더 높은 이득과 fundamental signal suppression 특성을 위해 inter-stage matching network에 마이크로 스트립 라인을 이용한 인덕터와 캐패시터로 bandstop filter를 삽입하였다. 54GHz에서 0dBm의 신호를 입력한 결과, 54GHz에서 출력 전력은 -3.95dBm이고 suppression 특성은 48.2dB로 측정되었다. 3dB 대역폭은 50.6GHz부터 57.6GHz까지 7GHz 대역폭을 가지며 $P_{1dB}$는 -0.5dBm이다. 9mW의 전력을 소모하는 제안된 주파수 더블러는 지금까지 보고된 V-band 주파수 더블러 중에서 가장 우수한 fundamental signal suppression특성을 보여주었다. Ka-band VCO와 주파수 더블러를 집적하여 V-band 주파수 생성기를 설계하였다. 앞서 구현된 VCO는 매우 우수한 특성들을 보여주었지만, tuning range가 650MHz에 불과하여 tuning range를 증가시키기 위해 유효 캐패시턴스와 Q 값을 고려하여 varactor와 마이크로 스트립 인덕터를 새로이 설계하였다. 새로 설계된 VCO는 0.58mm $\times$ 0.55mm의 크기로 구현되었고, 3.6mW의 전력 소모로 25.92GHz에서 -7.0dBm의 출력 전력을 보여주었다. 0V 부터 1.2V 의 control voltage에서 24.25GHz 부터 28.33GHz의 4.08GHz의 tuning range를 얻었다. 전체 tuning range에서 -10.67dBm 이상의 출력 전력을 보여주는 VCO는 주파수 더블러와 집적되어 1.15mm $\times$ 0.75mm 크기로 구현되었다. V-band에서 tuning range는 7.14GHz였고, 이 범위 내에서 -11.83dBm 부터 -7.33dBm의 출력 전력 특성과 -89.17dBc/Hz 부터 -98.33dBc/Hz의 phase noise 특성을 얻었다. 54.76GHz에서 -98.17dBc/Hz의 phase noise 특성과 -182.8dBc/Hz의 우수한 FoM 특성을 보여주었다. 제안된 V-band 주파수 생성기는 V-band CMOS 주파수 생성기 중에서 가장 높은 출력 전력과 함께 가장 넓은 tuning range 특성을 보여주었다. 제안된 단일 집적 저전력 RF 수신기는 current re-use 방법을 사용한 LNA, $C_{gs}$ 를 감소시켜 작은 LO 전력으로도 낮은 변환 손실을 보여주는 resistive mixer, 마이크로 스트립 인덕터를 사용하여 낮은 위상 잡음을 갖는 VCO 및 마이크로 스트립 open stub과 bandstop filter를 inter-stage에 사용한 current re-use 버퍼 등 모든 RF 회로를 포함하고 있다. 0.13$\mum$ CMOS 공정을 이용하여 2.67mm $\times$ 0.75mm 의 크기로 구현된 단일 집적 RF 수신기는 5GHz의 RF 대역폭 (56 ~ 61GHz), 7.14GHz의 LO 대역폭 (48.45 ~ 55.59GHz) 및 10.96GHz 의 IF 대역폭 (1.59 ~ 1120.55GHz)에서 9.5dB의 최소 변환 손실 및 -12.5dBm의 $P_{1dB}$ 특성을 보여주었다. 송신 출력 0dBm, 송수신 안테나 이득 4dBi, IF 단에서 60mW의 전력 소모를 가정하고 1미터의 거리에서 QPSK 로 모듈레이션 된 신호를 전송한다고 할 때, 21.2pJ/bit (=81.9mW/3.86Gbps)의 매우 우수한 power budget 특성이 예상된다. 본 단일 집적 RF 수신회로는 0.13$\mum$ CMOS 공정으로 전체 RF 회로를 구동하는데 21.9mW의 매우 낮은 전력을 소모하므로 60GHz 대용량 파일 다운로드 시스템을 이동 단말기에 적용하기에 매우 적합하다.

서지기타정보

서지기타정보
청구기호 {ICU/DS09-10 2009
형태사항 xvi, 107 p. : 삽도 ; 26 cm
언어 영어
일반주기 저자명의 한글표기 : 정동윤
지도교수의 영문표기 : Chul-Soon Park
지도교수의 한글표기 : 박철순
학위논문 학위논문(박사) - 한국정보통신대학교 : 공학부,
서지주기 References : p. 17-19, p. 24, p. 47-49, p. 72-75, p. 83-84
주제 60GHz
CMOS
Low-power
Receiver
Mobile terminals
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