In this thesis, a broadband Clock Phase Alignment (CPA) for burst mode data recovery in Gigabit Passive Optical Network (PON) systems is studied and designed. This burst mode CPA was implemented based on the over-sampling and tap-selection technique that the imcoming preamble containing a repeated "1010" toggle bit sequence is sampled with multiple clock phases and selects the phase-tap, and verified by the high level simulation technique using Very high speed integrated circuit Hardware Description Language (VHDL). The desinged burst mode CPA shows the feature of the burst acquisition time within 13bits, $\pm 1/8^th$ jitter tolerance [UI], continuous clock output, byte rete ( $\1/8^{th}$ data rate) reference clock input, lock-detected output, LVPECL serial data input and output with 1.25Gbit/s, LVPECL reset input and dc-coupled for burst-mode Gigabit PON applications.
We also disigned the burst CPA to be met the standard of the GPON ITU.G984 OLT receiver application and LatticeSC Field Programmable Gate Array (FPGA) are used for experiment of our designed burst mode CPA.
본 논문은 Gigabit-PON 기반의 액세스 망 구조에서, 입력신호의 패킷 크기가 다양한 버스트 방식의 상향 데이터를 처리하는 클럭 위상 정렬장치(CPA, Clock Phase Alignment)에 관한 연구로서, 클럭 위상 정렬장치 기술분석, 구조 설계, FPGA 구현 및 검증을 중점으로 한다.
Gigabit PON 기반의 엑세스 망은 OLT, 가입자 측 광 선로 종단 기능을 갖는 ONU, OLT 와 ONU 사이의 PON 망 역할을 수행하는 ODN(Optical Distribution Network) 등의 요소로 구성 되어있다. Gigabit PON 구조에서 OLT 로부터 ONU 로의 하향신호는 TDM 으로 다중화된 신호가 각 ONU 로 방송(broadcast) 되고, 상향신호는 OLT 에서 송신하는 버스트를 각 ONU 들이 수신 후 해당 ONU 에서 지정된 타임 슬롯에 데이터를 송신하는 TDMA 방식을 이용하여 다중 엑세스가 가능하게 함으로써 멀티포인트 정합(P2MP)을 구현한다. 따라서 광 가입자 망측의 ONU 내부의 상향 부에서는 버스트 데이터 형태를 갖추고 있다. 또한 OLT 와 ONU 간의 각기 다른 길이와 환경적인 요인으로 인해 신호의 지연현상이 발생하게 된다. 이러한 방식으로 수신된 OLT 의 버스트 모드 데이터에서, 클럭 위상 정렬장치는 ITU-T G.983.3 에서 권고한 일정기간의 오버헤드의 프리엠블 필드 내에서 “1010”의 일정한 토글 신호를 검출하고 이를 바탕으로 위상을 정렬하는 기능을 수행한다.
한편, 종래의 통상적인 클럭 위상 정렬 장치의 경우 아날로그 회로로 구성되었으며, 그로 인한 성능의 저하 및 제조공정의 복잡성, 집적화의 어려움 등의 문제점을 지니고 있다. 또한 클럭 위상 정렬 장치는 Gigabit PON 시스템의 ONU 섹션에 존재하는 클럭 데이터 복원 (CDR, Clock and Data Recovery) 장치와는 다르게 버스트 모드 데이터의 클럭 추출 기능을 필요로 하지 않는다. 이는 Gigabit PON 시스템 자체에서 제공하는 참조 클럭으로 인해 클럭의 주파수를 알 수 있기 때문이다. 즉, 클럭 위상 정렬 장치는 클럭 복원 기술이 아닌 데이터 복원 기술만을 사용한다. 따라서 본 논문은 이와 같은 Gigabit PON 시스템의 특성과 표준화 흐름에 부합하기 위해 아래와 같은 특징을 가진 회로 기능 블록에 관한 내용을 구체적으로 기술 하였다.
첫째, Gigabit PON 상향 프레임 오버헤드 내에서 위상을 동기 하기 위해 새로운 오버 샘플링 기법에 기반한 위상 추출 방법을 제안하여 시도하였다. 둘째, OLT 시스템에서 제공하는 참조 클럭에 동기화를 시키기 위해 PLL 를 사용하여 참조 클럭을 8 배 체배 후 DLL 을 이용하여 각기 45$\deg$ 위상 차이를 갖는 8 개의 다중 위상 클럭을 제공하였다. 셋째로 각 ONU 로부터 수신되는 버스트 데이터의 위상 편차를 검출한다. 마지막으로, 출력신호는 LVPECL 형태로서 동기화된 데이터, 동기화된 클럭, 그리고 이들 신호의 발생 구간을 알려주는 Lock 신호를 발생하게 된다.
지금까지 언급한 특징들을 반영한 버스트 모드 클럭 위상 정렬 장치는 비교적 간단한 구조를 가지고 있지만 빠르고 정확한 기능을 수행하며, 향후 초고속 인터페이스의 광 가입자망이 제시해야 할 전체적인 Gigabit PON 시스템 버스트 모드 클럭 위상 정렬장치의 구조를 제안하였다. 또한 제안된 구조는 표준화에서 정의되어 있는 모든 기능을 따르고 있고, 상용 IC 의 비교 분석을 통한 장점을 수용하도록 제시되었으며, 이 도안을 바탕으로 FPGA 와 평가보드 실험으로 성능을 확인하였다.
