A technique for optimizing power dissipation in cyclic Analog-to-Digital Converters (ADC) is presented. Using the Multiplying Digital-to-Analog Converter (MDAC) with proposed capacitor sharing technique, cyclic ADCs configure much reduced power dissipation both Sample-and-Hold Amplifier (S/H) and proposed gm controlling technique, power dissipation of MDAC also optimized.
The proposed arrangement technique re-schedules the timing of capacitor between S/H and MDAC to achieving less power dissipation at S/H. Since, limit of sampling capacitor of S/H capacitor usage timing always determined from MDAC’s shared capacitor. And also, with multi-phase clocking technique and multi-size of MDAC cap arrays, MDAC save more power dissipation.
This technique can be applied to cyclic ADC including pipelined ADC. This converter requires single S/H, 2.75-bit-MDAC with 3-group capacitor arrays, 3 sub-ADCs, Digital-Error-Correction Logic, and continuous multi-phase clock generator.
12 비트 이상, 수십 MS/sec ~ 20MS/sec 의 변환 속도 대역의 무선 및 유선 데이터 통신 및 데이터 처리 시스템 어플리케이션 시장의 성장이 소형 저전력 고성능 신호 변환기의 수요를 창출하였다. 휴대 단말기와 CCD 등 초소형과 더불어 전력 소모의 최소화를 요하는 어플리케이션인 만큼 최적화된 신호변환기의 구조의 필요성이 대두되었다. 기존의 대표적으로 널리 사용되는 ADC 에는 시그마-델타, SAR, Pipelined Algorithmic(Cyclic), 그리고 Pipeline 타입의 ADC 가 있다. 하지만, 시그마- 델타 구조는 낮은 변환속도, SAR 는 통상적으로 8 비트 이하의 해상도, 파이프라인 구조는 고속 동작에 적합하게 최적화되어 있다. 한편, Cyclic 구조의 경우, 파이프라인의 MDAC 을 재사용하는 순환 구조로서 면적을 줄일 수 있는 장점이 있지만, 모든 재사용 과정에서 동일한 증폭기를 사용하기 때문에 동적인 전력 낭비가 문제로 지적되어 왔다.
본 학위 논문에서는 Cyclic ADC 구조의 전력 최적화를 위해 연구되고 있는 MDAC Clocking 기법과 S/H 및 MDAC 증폭기 공유 기법을 수학적으로 분석하고 전력 최적화를 이뤄낼 수 있는 새로운 커패시터 배열 법을 제안하여 MDAC 및 S/H 단의 정적 및 동적 전력 소모의 최적화를 이뤄냄으로써 Cyclic ADC 또한 소형 저전력 신호변환기로서 적합한 구조임을 보인다.
