Recently, sharply increasing demand for the wireless communication applications accelerates research for high-frequency and wide-band wireless communication systems. Accordingly, high-frequency oscillator design is an issue due to its significant role in the wireless communication systems. First of all, in order to design high-frequency oscillators, high maximum oscillation frequency ($f_{max}$) and high Q-factor of inductors and capacitors should be obtained. However, in spite of its relatively low $f_{max}$, CMOS technology is preferable in the industry due to the advantages of low-cost, low-power, and easy integration. In this thesis, , an optimal cross-connected transistor layout for high-frequency differential oscillators is presented in CMOS process where $f_{max}$ and $f_{T}$ are relatively low. The proposed layout minimizes not only intrinsic parasitic components of active devices but also external parasitic components from compact layout of implementing the transistor-pair on a single transistor layout. Besides, two cross-connected transistors are perfectly symmetric due to its common-centroid structure, thereby free from the possible mismatch by process gradient. In terms of layout complexity and size, the proposed structure also shows relatively improved performance. Moreover, from the fact that the proposed layout is easily obtained with a simple modification of the standard transistor cell, it has possibility of being registered as a standard cell, resulting in wide-use in various area.
최근 급격한 무선 통신 어플리케이션의 증가와 그에 대한 수요는 고주파, 광대역 무선 통신 시스템에 대한 연구를 촉진하고 있다. 이러한 양상에 따라 고주파 무선 통신 시스템의 핵심 요소인 고주파 발진기 성능 향상에 대한 연구가 활발하다. 고주파 발진기의 설계를 위해서는 우선 공정에서 제공하는 능동소자의 최대 발진 주파수($f_{max}$, Maximum Oscillation Frequency)와 인덕터, 커패시터의 Q factor가 높아야 한다. 그러나 화합물 반도체의 높은 $f_{max}$ 에도 불구하고, 저 전력과 집적화의 장점을 지닌 상보성 금속 산화막 반도체(CMOS) 공정이 상업용 무선 통신 시스템 설계에 선호되고 있다. 본 논문에서는 상대적으로 낮은 최대 발진 주파수를 갖는 CMOS 공정에서, 고주파 차동 발진기의 능동 소자 부분에 대한 최적화된 레이아웃 구조를 제안한다. 제안된 구조는 능동 소자 내부의 기생 성분을 최소화 할 뿐 아니라 두 개의 트랜지스터를 단일 트랜지스터 레이아웃 상에서 구현 하면서 레이아웃 상에서 발생 가능한 외부적인 기생 성분 또한 최소화한다. 또한, 두 개의 트랜지스터가 최초로 완전한 대칭적 구조로 구성됨으로써 공정상의 그래디언트(gradient)로부터의 부정합에서 자유롭다. 레이아웃의 복잡도와 크기 면에서도 기존의 구조에 대비하여 개선 되었고, 특히 일반 반도체 공정 기업에서 제공하는 표준 셀에서 간단한 수정을 통해 얻을 수 있는 구조로써 표준셀로 등록하여 범용화 할 수 있는 가능성이 있다.
