Orthogonal Frequency Division Multiplexing (OFDM) has gained considerable attention in recent years. In this paper, we have implemented various FFT architectures on 64-point FFT and present its implementation results. Implementation was processed as two ways. One is HW implementation based on FPGA chip, Xilinx Virtex2 xc2v6000, the other is SW implementation based on DSP chip and ARM core, which is TMS320C6416 and ARM922T. Various FFT architectures are implemented by verilogHDL on xc2v600 Conventional FFT codes and algorithms are coded by C/C++ language on TMS320C64 and ARM922T. The minimum processing times for 64-point FFT were 0.0167 us, 4.58 us and 28.27 us on xc2v6000, TMS320C6416, and ARM922T, respectively. We showed that the criteria point among FPGA, DSP, and ARM in terms of latency, and presented appropriate target devices according to the system timing constraint.
이 논문은 OFDM 을 위한 효율적인 FFT 의 설계 몇 구현에 관한 글이다. 본 논문에서는 64-point FFT 에 대해서 기존에 제안된 FFT 알고리즘과 아키텍쳐를 하드웨어와 소프트웨어로 구현하고 이를 분석하였다. 하드웨어는 Xilinx Virtex2 xc2v6000을 타겟 디바이스로 하였고 소프트웨어는 각 TMS320C6416의 DSP 와 ARM922T 를 타겟으로 하였다. 하드웨어의 경우, 직관에 의해서 구현될 수 있는 4 가지 구현 방법과 pipelined FFT 에서의 R4SDC 그리고 Memory based 방식에서의 radix-2, radix-4 memory based architecture를 구현하였다. Core clock frequency를 60MHz로 하였을 경우, Full combinational logic에서 최대한의 resource를 갖고 FFT를 0.0167us에 수행할 수 있었고, radix-2 memory based방식의 경우 최소한의 resource를 갖고 3.25us에 수행할 수 있었다 반면 DSP에서는 최소 4.5us에 수행이 가능하였고 ARM의 경우 28us에 FFT연산이 가능하였다. HW가 연산을 병렬적으로 한번에 수행할 수 있는 구조를 갖기 때문에 HW 의 성능이 가장 좋으며, DSP 의 경우 복잡한 연산을 수행하도록 제작된 processor이기 때문에 general purposed processor인 ARM에 비해 성능이 뛰어나다.
FFT를 구현함에 있어서 Time critical 한 시스템은 (즉 4.5us 이내) 하드웨어로 구현되어야 한다. 예를 들어 802.11a의 OFDM은 4us 이내에 동작하여야 하므로 하드웨어로 구현되어야 할 것이다. 그러나 시간적인 제한보다 재사용성과 유연성이 요구되는 시스템에서는 소프트웨어로 구현하는 것이 좋다. DSP의 경우 C 레벨에서 4.5us까지 연산이 가능하므로 이 이상의 시간제한을 가지는 시스템에서는 HW 보다 DSP 로 구현하는 것이 효율적이다. ARM 의 경우 28us이상의 constraint를 갖는 시스템에서 동작 가능하므로 그 이상의 시간 제한을 갖는 시스템에서는 DSP와 선택적으로 사용할 수 있다.
