With the recent proliferation of wireless communication applications, there is an extensive effort to develop low cost, highly integrated RF circuits. In addition, multistandard RF transceivers are desirable to combine two or more standards in on one unit as wireless communication services more diversify. Scaling down of CMOS technologies toward the deep sub-$\mum$ minimum feature size, it may be enable to integrate systems on a chip with having excellent performances.
This research is performed to support the development and implementation of high-linear low-power CMOS low noise amplifier (LNA).
First of all, various noise source, such as the channel thermal noise, the induced gate noise, etc, are studied and the high frequency noise circuit model for the MOSFET is illustrated. And two figure of merits of CMOS LNA circuit performance, noise figure and linearity are discussed.
Next, we analyze the noise characteristics of the principal LNA architecture based on pre-presented noise circuit models of the MOSFET. From these analyses, the CMOS LNA architecture having the capability to have the best noise performance is selected. To design the high-linear LNA with low power consumption, in addition, bias-current re-used technique is adopted.
Finally, to implement dual-band architecture, we combine each output node of LNA for PCS and IMT-2000, respectively, in single output node.
The dual-band CMOS LNA has the following experimental results; a noise figure of 2.93 dB at 1.85 GHz with a forward gain of 11.48 dB (1.85 GHz) and 7.17 dB (2.15 GHz) at power consumption of 18 mW, respectively. And the input IP3 of the amplifier is -0.73 dBm and 1.33 dBm with the input two-tone signal power of -30 dBm and -25 dBm, respectively, with frequency deviation of 5 MHz.
This dual-band LNA is implemented in a standard 0.35$\mum$ CMOS process available through MOSIS.
최근 무선 통신의 확산과 함께 낮은 가격의 고집적 RF 회로들을 개발하려는 광범위한 노력이 이루어지고 있다. 이와 함께, 무선 통신 서비스가 다양해 짐에 따라 하나의 단말기에 둘 또는 그 이상의 표준을 통합시킨 다중 대역 송수신기도 요구되어 지고 있다. CMOS 기술이 sub-$\mum$이하로 일정 비율 계속 감소함에 따라 CMOS 기술은 우수한 성능을 가지도록 하면서 하나의 칩에 시스템들을 집적할수 가능성을 가지게 되었다.
본 논문은 우수한 선형성을 가지는 저전력 CMOS 저잡음 증폭기를 설계하기 위해 수행되어졌다.
가장 먼저 채널 열잡음 그리고 유도 게이트 잡음 등과 같은 다양한 잡음원에 대해 검토를 하고 MOSFET 의 고주파 잡음 회로 모델을 제시하였다. 그리고 CMOS 저잡음 증폭기 회로의 성능을 나타내는 두 가지 척도 즉 잡음 지수와 선형성에 대해서도 자세히 논하였다.
다음으로 앞서 제시된 MOSFET 의 잡음 회로 모델에 근거하여 주요한 저잡음 증폭기 구조에 대한 잡음 특성들을 분석하였다. 이러한 분석을 통해 가장 우수한 잡음 특성을 가질 수 있는 가능성을 가진 저잡음 증폭기 구조가 선택되었졌다. 또한 낮은 소모 전력을 가지면서도 높은 선형 특성을 나타내는 저잡음 증폭기를 설계하기 위해 바이어스 전류를 재사용하는 기법이 설계에 적용되어졌다.
마지막으로 이중 대역 구조를 실현하기 위해 PCS 와 IMT-2000 용으로 설계된 저잡음 증폭기 각각의 출력 노드를 하나의 출력 노드로 통합하였다.
이렇게 설계된 이중 대역 저잡음 증폭기의 측정 결과는 다음과 같다. 1.85 GHz에서 잡음 지수는 2.93 dB 로 측정되었고, 이득은 1.85 GHz 에서 11.48 dB, 2.15 GHz 에서는 7.17 dB 였으며, 전력 소모는 각각 18 mW 였다. 그리고 입력측 IP3 는 각각 -0.73 dBm 과 1.33 dBm 이었다. IP3 측정을 위해 입력한 two-tone 신호는 각각 -30dBm 과 -25 dBm 의 크기를 가지고 있고, 주파수 편차는 5 MHz 였다.
설계되어진 이중대역 저잡음 증폭기는 MOSIS 에서 제공되어지는 표준 0.35$\mum$ CMOS 공정을 이용하여 제작되어졌다.
