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Modeling and investigation of noise isolation in hierarchical power distribution network (PDN) for 3D system-in-package (SiP) = 3차원 시스템-인-패키지를 위한 계층적 전력 분배망의 잡음 분리에 관한 모델링 및 연구
서명 / 저자 Modeling and investigation of noise isolation in hierarchical power distribution network (PDN) for 3D system-in-package (SiP) = 3차원 시스템-인-패키지를 위한 계층적 전력 분배망의 잡음 분리에 관한 모델링 및 연구 / Hyun-Jeong Park.
저자명 Park, Hyun-Jeong ; 박현정
발행사항 [대전 : 한국과학기술원, 2009].
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This dissertation presents and verifies a fast and accurate co-modeling and investigation approach of noise isolation analysis in hierarchical power distribution network (PDN) for low-noise 3D system-in-package (SiP) design. It is based on a hierarchical modeling to combine the distributed circuit models at both on-chip level PDN and off-chip level PDN. In particular, it proposes 3D-TLM (Transmission Line Matrix) modeling for the on-chip PDN with a special consideration on the electrical properties of on-chip guard-ring design, on-chip decoupling capacitor design and placement in the on-chip active region. Introducing to the balanced TLM model for the off-chip PDN, the hierarchical model includes all on- and off-chip parasitic circuit elements. The proposed hierarchical PDN model was successfully validated with good correlations and subsequent analysis to a series of $Z_{21}$ PDN impedance measurements with a frequency range from 1MHz to 10GHz. Using the proposed model, we can analyze and estimate the performance of the chip-package-PCB hierarchical PDN as well as can predict the effect of high frequency electromagnetic interactions between the on-chip level PDN and the off-chip level PDN. To demonstrate that the proposed model can be applied to the 3D SiP, the 3D-TLM model for TSV (Through-Silicon-Via) has been introduced and connected with the 3D-TLM for the vertically stacked chip. The impact of chip-stacking method in the 3D SiP including TSV structure is investigated by using simulation environment with 3D-TLM modeling. Furthermore, we can demonstrate the noise isolation methodologies at each hierarchical chip-package-PCB PDN. The target transfer impedance specification for minimum phase noise of VCO circuit related to noise coupling from the adjacent digital block has been calculated. To achieve the target transfer impedance specification, the contribution of each noise isolation method has been investigated depending on the target operation frequencies before the global PDN routing in the physical level design stage. In brief, with the proposed modeling, we can precisely anticipate and investigate the noise isolation through the multiple levels in the hierarchical PDN.

최근 기술 동향에 따라 하나의 칩 또는 하나의 패키지 내부에 서로 다른 기능 블록들이 고집적화 되는 것이 필수불가결하다. 이러한 고집적 기술은 주로 3차원 시스템-인-패키지 설계를 통하여 구현되고 있는데, 이 때 잡음에 대한 민감도가 높은 아날로그/RF 시스템은 인접하여 설계된 디지털 시스템에서 발생된 잡음에 의해 그 동작이 부정적 영향을 받기 쉽다. 본 논문에서는 주요 잡음 전달 경로로서 전력분배망 회로를 관심에 두고 디지털 시스템의 전력분배망으로부터 민감한 아날로그/RF 시스템의 전력분배망을 어떻게 효과적으로 분리할 수 있는지 논하였다. 잡음 전달 경로로서 전력분배망 회로는 크게 칩 외칩 내부 경로와 칩 외부 경로, 두 계층으로 나뉜다. 하나는 칩 내부에 공유된 실리콘 서브스트레이트와 금속선 간의 용량성, 유도성 전자기적 커플링 현상에 의한 잡음 전달과, 칩 외부의 패키지나 PCB의 공유된 금속 배선간의 잡음 전달 등의 그 예시이다. 이렇게 잡음 전달은 칩 내부와 외부 모두에서 서로 다른 주파수 의존도를 나타내며 존재하므로 이를 정확히 예측하고 잡음 억제 방법을 제시하기 위해서는 계층적 전력분배망의 통합적 모델링과 시뮬레이션 방법이 필요하다. 그러나 현존하는 모델링 방법으로는 계층적 모델을 구현하기 어렵고 시간이 매우 오래 걸리는 한계점이 있었다. 이에 본 논문에서는 빠르고 정확하게 계층적 전력분배망 모델링을 가능하게 하는 3D-TLM, 3차원 전송선 (transmission line) 매트릭스 모델링 방법을 제안하고 이를 실험 측정 결과와 비교 분석하여 검증하였다. 이 모델링 방법은 능동소자와 함께 모델링이 가능하며 관심 모델링 주파수까지의 정확도를 제공하기 위해 더 세분화함으로써 확장이 가능하다. 뿐만 아니라 수직적으로 연결하여 확장이 가능하므로 적층 형태의 시스템-인-패키지의 모델링에도 적합하다. 제안된 모델링 방법을 사용하여 칩과 패키지 간, 칩 내부의 아날로그/RF 전력분배망과 디지털 전력분배망 간의 잡음 분리를 조사 분석하였다. 잡음의 주파수 성분에 따라 저주파에서는 칩 외부의 경로를 차단하기 위한 분리 방법인, 서로 다른 전력 분배선을 사용하거나 디커플링 캐패시터를 설계해 줌으로써 잡음을 분리할 수 있음을 확인했다. 상대적으로 고주파 성분을 갖는 잡음의 경우에는 칩 내부의 실리콘 서브스트레이트에 가드링을 설계하여 잡음이 빠져나갈 수 있는 저임피던스 경로를 제공하거나, 역시 디커플링 캐패시터를 칩 내부에 설계해서 잡음이 전달되는 것을 막을 수 있다. 그러나 칩 외부에서 발생하는 cavity 공진이나 칩 내부와 외부간의 병렬 회로 조합에 따른 공진을 파악하여 잡음 분리를 설계해야 함도 알 수 있었다. 이러한 잡음 분리 설계 가이드 라인을 효과적으로 시연하기 위해 본 논문에서는 VCO 회로를 선택하여 phase noise를 최소화할 수 있게 하는 target transfer impedance를 도출하고 각 계층, 각 주파수 영역에서의 잡음 분리 설계의 효용성을 보였다. 설계 가이드 라인에는 3차원으로 적층된 시스템-인-패키지를 관통-실리콘-비아 (TSV)를 사용하여 구현했을 경우에 대해서도 다루었다. 궁극적으로 제안된 3D-TLM 모델링방법은 칩-패키지-PCB를 아우르는 계층적 전력분배망에 대한 적합한 방법이며, 고성능 3D-SiP의 전력분배망 잡음 분리 정도를 효과적으로 분석하고 예측할 수 있는 도구가 될 수 있음을 밝히었다.

서지기타정보

서지기타정보
청구기호 {DEE 09052
형태사항 xvii, 127 p. : 삽도 ; 26 cm
언어 영어
일반주기 저자명의 한글표기 : 박현정
지도교수의 영문표기 : Joung-Ho Kim
지도교수의 한글표기 : 김정호
수록잡지정보 : "Co-modeling, Experimental Verification, and Analysis of Chip-Package Hierarchical Power Distribution Network". IEICE Transactions on Electronics, v.E91-C.no.4, pp. 595-606(2008)
학위논문 학위논문(박사) - 한국과학기술원 : 전기및전자공학전공,
서지주기 References : p. 115-120
주제 high frequency modeling;noise isolation;hierarchical power distribution network;system-in-package;
고주파 모델링;잡음 분리;계층적 전력 분배망;시스템-인-패키지;
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