Recently, turbo codes have been adopted for high-speed data transmission of the 4G communications systems such as Mobile WiMAX (IEEE 802.16e standard) and 3GPP-LTE in the form of the double-binary and the single-binary, respectively. Especially, double-binary convolutional turbo code (CTC) shows superior advantages over the classical single-binary turbo codes. However, compared with the classical single-binary turbo code, nonbinary turbo code is much more complex in hardware implementation and its decoding requires more memory especially for storing the extrinsic information to be exchanged between the two soft-input soft-output (SISO) decoders. Additionally, due to its iterative decoding behavior, implementing a high-performance turbo decoder for next-generation mobile communication systems becomes challenging. Also, as the need to support multiple standards in a single mobile handheld device increases, the efficient implementation of the advanced channel decoders, which is the most area-consuming and computationally intensive block in baseband modem, becomes more important.
In order to deal with these issues in resource limited handheld systems, this dissertation presents several solutions from every aspect - algorithm, architecture, and implementation. As an algorithmic solution, two techniques are proposed, which are especially suitable for nonbinary / high-radix single-binary turbo decoding. The first one, an energy-efficient SISO decoder based on border metric encoding, eliminates the complex dummy calculation at the cost of a small-sized memory that holds encoded border metrics. Due to the infrequent accesses to the border memory and its small size, the energy consumed for SISO decoding is reduced hugely. As the second one, to reduce the memory size required for double-binary turbo decoding, a new method to convert the symbolic extrinsic information to the bit-level information and vice versa is presented. By exchanging the bit-level extrinsic information, the number of extrinsic information values to be exchanged in double-binary turbo decoding is reduced to the same amount as single-binary turbo decoding. Since the size of the extrinsic information memory is significant, the proposed method is effective in reducing the total memory size needed in double-binary turbo decoder.
Based on the proposed algorithmic solutions, to verify the proposed methods, two chips have been implemented. The first implemented chip contains a double-binary turbo decoder for the mobile WiMAX standard with the dedicated hardware interleaver and fabricated using a 0.13μm CMOS process. The proposed decoder is based on the time-multiplexing architecture consisting of a single optimized SISO decoder, a low-complexity hardware interleaver, and it can provide up to 50Mb/s at the frequency of 200MHz with simple early stopping criterion exploiting the bit-level extrinsic information. The second chip presents the unified radix-4 turbo decoder architecture which can support both Mobile WiMAX and 3GPP-LTE. To exhibit a decoding rate of more than 100Mb/s, the proposed chip consists of eight retimed radix-4 SISO decoders and a dual-mode parallel hardware interleaver to support both standards. The second chip can show more than 400Mb/s at the frequency of 250MHz with simple early stopping criterion. The proposed chip can achieve an energy efficiency of 0.34nJ/bit/iteration while achieving more than 100Mb/s with fixed eight iterations when the supply voltage is scaled since the peak operating frequency is relatively high due to the retiming technique.
최근 Mobile WiMAX 및 3GPP-LTE와 같이 고속의 데이터 전송을 지원하는 4세대 이동통신의 등장과 함께 이를 위한 터보디코더의 효율적인 설계가 중요해지고 있다. 특히, Nonbinary 터보코드의 등장으로 인해 더욱 증가한 디코더의 복잡도를 낮추는 것 외에도 하나의 하드웨어를 통해 서로 다른 형태의 터보코드를 사용하고 있는 Mobile WiMAX 및 3GPP-LTE를 동시에 지원할 수 있는 다표준 지원 특성 역시 차세대 이동통신 단말에서 반드시 요구되는 사항이다.
본 논문에서는 double-binary 터보 코드와 Single-binary 터보 코드를 동시에 지원하는 Radix-4 터보디코더의 효율적인 설계를 위해 디코딩 알고리즘 수준에서부터 아키텍쳐 및 구현에 이르기까지 다양한 수준에서의 최적화를 제안하였다.
먼저, Border Metric Encoding이라는 방식을 통해서 터보 디코더 내의 가장 중요한 블록인 SISO(soft-input soft-output) 디코더의 구현 최적화를 이루었고, Bit-level Extrinsic Information Exchange라는 방식을 통해서 double-binary 터보 디코더에서 2개의 SISO 디코더가 주고받는 정보의 개수를 줄임으로써 요구되는 메모리의 크기를 크게 줄일 수 있었다. 이와 같은 알고리즘 수준에서의 최적화를 검증하기 위해 incremental calculation에 근거한 하드웨어 인터리버와 1개의 SISO 디코더를 가지고 있는 Mobile WiMAX 표준을 위한 첫 번째 터보디코더를 0.13μm공정을 통해 제작하였다.
추가로 위의 방법들을 채택한 하나의 하드웨어에서 double-binary 터보 디코딩과 single-binary 터보 코드의 경우 한 번에 2bit씩 처리할 수 있는 radix-4 processing을 동시에 지원할 수 있는 구조를 제안하고, 동시에 Mobile WiMAX 및 3GPP-LTE를 지원할 수 있도록 dual-mode 인터리버의 설계를 통해서 다표준 지원 터보디코더의 구조를 제안하였다. 이를 기반으로 제작된 두 번째 칩은 0.13μm공정을 통해 제작되었으며, Mobile WiMAX 및 3GPP-LTE에서 요구되는 높은 데이터 전송률을 위해서 8개의 SISO 디코더를 가지며, 내재된 Stopping Criterion을 통해 불필요한 디코딩을 수행하지 않는 특성을 보인다. 또한, register retiming 기법을 통해 증가한 최대 동작주파수의 특성을 이용해 다수의 SISO 디코더를 사용하는 경우 voltage scaling을 통해서 2개의 표준에서 명시된 데이터 전송률을 만족시키면서도 효율적인 저전력 구현이 가능하다는 것을 살펴보았다.
본 논문에서는 제안된 다양한 수준에서의 최적화를 통해서 고성능 터보디코더의 구현의 복잡도를 낮출 수 있음을 보이고, 이를 통해 다표준 지원 터보디코더의 설계가 가능함을 보였다.
