The development of silicon technology faces new paradigm of the universal memory for high performance and multi-functioning rather than the scalability issue in the digital convergence era. It stems from the demands of the multifunctional device integration for the system-on-chip (SoC) technology and multi-chip-package (MCP) application. As an emerging device, if high speed of dynamic-random-access-memory (DRAM) and nonvolatibility of Flash memory are implemented in a single cell, the multifunctional devices can have more strength in highly efficient data storage than SoC and MCP, which includes both a customized intrinsic NVM part and a DRAM part due to the aforementioned reasons. A unified random-access-memory (URAM) concept is proposed by considering aforementioned requirements.
This thesis is largely categorized for two parts of the planar and 3-dimensional URAMs. And, for each part, each memory operation of the NVM and DRAM is optimized for the performance enhancement. The first part of the NVM operation of the planar URAM addresses the floating gate engineering through high gate capacitive coupling ratio of nanocrystal (NC) geometry modulation and standing single-wall carbon nanotubes. High aspect ratio of the floating gate nodes provides more program efficiency without sacrifice of reliability stability. Furthermore, in the double-stacked NC (DSNC) layer configuration doubling the NC density, the best combination is investigated for the workfunction (WF) engineered DSNCs composed with different top and bottom NC materials. The DSNC device combined top high and bottom low WF NC layers give the superior memory performance in terms of program efficiency and retention time characteristics among four types. These NVM concepts are implemented on the silicon-on-insulator and 1 transistor (T)-DRAM operation is demonstrated to utilize the floating body as a charge storage node for the accumulated holes by impact ionization mechanism. Thus, the URAM concept as the candidate of universal memory is identified.
In the second stage, this URAM concept has needs to be assimilated into the 3-dimensional structure such as FinFET due to the high immunity for the short channel effects (SCEs). For 3-dimensial URAM, highly stack coverage is a required property for the floating gate. Thus, a silicon-oxide-nitride-oxide-silicon (SONOS) structure is adopted for the NVM operations. For the 1T-DRAM operations, partially-depleted (PD) SOI FinFET structure is designed. Thus, the PDSOI FinFET SONOS is proposed as the 3-dimensional URAM. In this 3-dimensional structure, fin width and gate height has important physical meaning to judge the memory characteristics. According to modulation of those parameters, the memory characteristics are investigated. With narrowed fin width devices, wider NVM sensing window and prolonged retention characteristics are obtained. The lower gate height which determines the PDSOI volume has strength of the wider 1T-DRAM sensing margin.
Finally, the isolation dielectric effects surrounding the PDSOI region are studied by measurement and 3-dimensional simulation. The low-K dielectric reduces the fringing field from a gate to PDSOI region and it induces to lower the PDSOI potential which is directly tied to the expanded 1T-DRAM sensing margin. This dielectric effect has a high sensitivity for the high gate devices. This involves that the isolation dielectric modulation is more powerful when it is applied to the 3-dimensional devices rather than the planar devices.
Digital convergence가 도래함에 따라 실리콘 기술은 단위 메모리 소자의 소형화와 함께 고성능 다중기능을 갖는 universal 메모리로의 접근을 위해 발전해 나가고 있다. 다중기능 메모리구현을 위해 chip level에서 각 메모리 chip들을 단일 package로 구현 하는 multi-chip-packing (MCP) 또는 하나의 chip에 다양한 메모리를 구현하는 system-on-chip (SoC)와 같은 접근법들이 시도 되어왔다. Device level에서는 PRAMFRAMRAM과 같이 신소재 물질을 이용하는 연구가 진행되고 있으나 물질자체의 한계로 인해 상용화로의 어려움에 직면해 있다. 이에 단일 소자에서 dynamic-random-access-memory (DRAM)과 flash 메모리 동작특성을 동시에 지니는 unified-RAM을 제안하는 바이다. 이러한 URAM의 구현을 통해 정보저장에 있어 향상된 효율성 뿐만 아니라 기존의 complemetary metal-oxide-semiconductor의 공정의 적용이 용이하여 상용화에 있어 용이성을 획득 할 수 있게 된다.
URAM은 flash 메모리의 비휘발성 특성을 위한 부유게이트 (floating gate) 및 DRAM의 고속동작특성을 위한 부유바디 (floating body)의 극명하게 구분되는 두개의 전하저장소를 지닌 구조를 가진다. 이러한 URAM의 최적화를 위해 각 메모리의 최적화가 본 연구에서 이루어졌다. URAM은 크게 2차원의 평면소자와 단채널효과 (short channel effects: SCEs)에 대한 immunity를 증대시키는 장점을 갖는 FinFET과 같은 3 차원 소자로 구분할 수 있다. 평면소자에 있어 부유게이트를 높은 aspect ratio를 갖는 나노입자 (nanocrystal: NC) 및 탄소나노뷰브 (carbon nanotubes)로 대체함으로써 gate-capacitive-coupling ratio를 증대 시킬 수 있었으며, 이는 직접적으로 향상된 비휘발성 메모리 동작특성이 확인 되었다. 단위면적당 전하저장소의 밀도를 증가시킬 수 있는 이중으로 적층된 나노입자층 구조에 있어 서로 다른 일함수 물질에 최적화된 조합을 연구해 보았다. 두 층의 서로 다른 일함수 물질의 나노입자 물질의 경우 서로 다른 4가지 조합이 가능하다. 4가지 조합의 경우에 따른 제작된 소자들의 메모리 특성에 있어 top 층을 높은 일함수 물질을 bottom 층을 낮은 일함수로 구현한 조합일 때 메모리 동작 특성에 있어 performance 측면에서나 reliability 측면에서 가장 우월한 특성을 가지는 것을 확인할 수 있었으며, 이는 WKB (Wentzel, Brillouin, Kramers) approximation 통한 모델링을 통하여 검증되었다.
Flash 메모리에서 bit density 를 증대시키기 위한 방안으로 단일 소자에 있어 다중 bit를 구현하는 접근법들이 진행되어 왔다. 이때 소스/드레인 중 어느 한 방향으로 편중되게 전하를 저장하고 이를 sensing 함으로써 2 bit/cell 이 가능하게 괸다. 이때 소자가 소형화 됨에 따라 공간적으로 (spatially) spreading 된 전하들의 분포는 다중 bit 구현을 위한 sensing margin이 급격히 좁아짐에 따라 정상동작의 한계를 겪게 된다. 이때 conventional MOSFET에서 간단한 wet-etching 과정과 추가적으로 높은 solubility와 높은 thermal stability를 가진 C60-derivity methanofullerene의 solution processing을 통해 물리적으로 분리된 이산적 전하저장소를 제공할 수 있게 된다. 이 구조의 경우 전하분포의 spreading을 한정시킬 수 있어 기존의 접근법에 의한 한계를 극복할 수 있게 된다.
상기 비휘발성메모리로서의 동작에 있어서 부유게이트 engineering을 통해 최적화를 획득 하였다. 이렇게 제안된 구조를 silicon-on-insulator (SOI) 기판 위에 구현함으로써 oxide의 높은 에너지 장벽으로 둘러 쌓인 부유 바디 (floating body)는 전하저장소로서 작용할 수 있게 된다. 이렇게 형성된 부유 바디에 impact ionization mechanism을 통해 excessive hole 을 누적하고 소거하는 일련의 과정을 통해 DRAM과 같은 고속동작 특성을 획득하였다. 이를 통하여 planar 한 구조에 있어 비휘발성 flash 메모리 특성과 고속동작의 DRAM 동작특성을 동시에 획득할 수 있음을 확임함으로써 URAM concept의 적용가능성을 타진할 수 있었다.
URAM 역시 고집적화를 위해서는 소형화의 과정이 요구된다. 이때 필연적으로 발생하게 되는 단채널효과 (short channel effects: SCEs)를 최소화 하기 위해 FinFET과 같은 3차원 소자로서의 적용이 필요하다. 기존의 FinFET의 경우 planar 구조의 부유바디에 해당하는 Fin의 3면이 게이트로 둘러쌓여 있어 fully depletion 되어 있는 상태로 정공이 존재할 수 없는 상태이다. 이에 부가적인 chemical-mechanical-polishing (CMP) 및 etching 을 통하여 isolation 유전막의 형성이 가능하여 인위적인 partially depleted SOI (PDSOI) Fin 영역을 형성할 수 있어 정공저장을 위한 부유바디로 적용할 수 있다. 3차원 소자에 있어 fin width와 gate height와 같은 물리적 parameter들은 메모리 특성을 결정짓는 중요한 요소로서 이에 대한 영향을 알아보았다. 좁은 fin과 낮은 gate height는 impact ionization rate를 증가 시키고 프로그램 효율을 증대시키는 효과를 보였으며, 낮은 gate height는 추가적으로 PDSOI volume을 증대시킴으로써 향상된 DRAM sensing margin을 나타내었다. 끝으로 PDSOI 영역을 둘러쌓고 있는 isolation 유전막은 게이트와 PDSOI 영역간의 fringing field를 결정짓는데 low-K 물질로 대체함으로써 추가적으로 sensing margin을 향상시킬 수 있게 된다. 이러한 low-K engineering은 높은 게이트인 3차원소자로 접근함에 따라 높은 sensitivity를 갖게 된다.
