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Production planning and control in semiconductor wafer fabrication and probing facilities = 반도체 웨이퍼 제조공정과 프로브공정의 생산 계획 작성 및 통제에 관한 연구
서명 / 저자 Production planning and control in semiconductor wafer fabrication and probing facilities = 반도체 웨이퍼 제조공정과 프로브공정의 생산 계획 작성 및 통제에 관한 연구 / June-Young Bang.
저자명 Bang, June-Young ; 방준영
발행사항 [대전 : 한국과학기술원, 2009].
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초록정보

This dissertation focuses on production planning and control problems in a semiconductor wafer fabrication and probing facilities which produces semiconductor products of a large number of different product types in a low-volume and high-variety setting. In these fabs and probing facilities, it is not easy to achieve both meeting due dates of orders and increasing production efficiency because the production environment is very complicated due to complex configuration such as reentrant and various resource constraints. Therefore, it is required to develop new production planning and control methodologies that improve the production cost and the tardiness of customers’ orders. In this dissertation, we suggest a production planning method for obtaining feasible and efficient production plan and propose the lot merging/splitting algorithms in the fab to improve the production efficiency with limited resource. Then, we develop a production scheduling methodologies and lot transfer methodology for multiple lines of probing facilities. First, we consider a production planning and scheduling problem in a semiconductor wafer fabrication facility. We propose a two-level hierarchical production planning method that employs an iterative procedure for production planning and operations scheduling. In the method, production plans are obtained with a linear programming model in the aggregate level, and schedules at the machines are obtained with a priority-rule-based scheduling method and evaluated with discrete-event simulation in the disaggregate level. An iterative scheme is adopted for obtaining a good and feasible production plan. Secondly, we consider a lot merging/splitting problem in a semiconductor wafer fabrication facility in which a relatively large number of wafer types are produced according to orders with different due dates. In the fab, two or more lots can be merged into a single lot if routes and all processing conditions of the lots are the same for a number of subsequent operations, and the merged lot is split into the original lots at the point where the routes or processing conditions become different. We suggest lot merging/splitting algorithms to reduce the total tardiness of the orders and the cycle times of the lots. Thirdly, we consider a scheduling problem in a semiconductor wafer probing facility. The feature of scheduling problem of wafer probing facility is scheduling lots with ready time on identical parallel machines with sequence dependent setups. The objective is to minimize the total tardiness of orders. As this problem is known as NP-hard, we develop a heuristic to solve this problem in a reasonable time. Our approach is considering the prospective tardiness of least-progressed lot in a product group as well as the sequence dependent setup times of the product group. Finally, we consider a wafer lot transfer problem between semiconductor wafer fabrication facilities and probing facilities with objective of minimizing the total tardiness of customers’ orders. We suggest two-level hierarchical production planning method for lot transfer problem between two parallel facilities. In the higher level, lot transfer plan is obtained by solving reduced mathematical model, and schedules at the machines are obtained with a priority-rule-based scheduling method and the lot transfer (input) plan is evaluated with discrete-event simulation in the lower level. Lagrangian relaxation method is suggested for obtaining the lot transfer plan. Performance of the suggested algorithms are evaluated through series of computational tests on test problems which are obtained from real data or generated in such a way that resulting problems reflect the real situations relatively well. Result of the computational experiments show that the algorithms suggested in this dissertation give very good solutions in reasonable amount of computational time. Also, the algorithms suggested in this dissertation can be used in real manufacturing systems if they are modified slightly to cope with the practical situations.

본 논문에서는 주문생산 방식에 따라 수많은 종류의 제품을 생산하는 반도체 웨이퍼 제조 시스템에 대한 생산 계획 작성 및 통제 문제를 다루고 있다. 해당 반도체 제조 시스템의 제조 환경은 시스템 내부에 존재하는 여러 가지의 자원제약으로 인해 매우 복잡하기 때문에 고객 납기준수율과 생산성을 향상시키는 것은 매우 어려운 문제로 인식되고 있다. 따라서 반도체 산업의 경쟁력 강화를 위해서는, 여러 제약 조건을 고려하는 효과적인 생산 계획 작성 및 통제 방법론의 개발이 필수적이다. 본 연구에서는 먼저 반도체 웨이퍼 제조 공정 시스템 에 대한 생산계획 작정 방법론을 개발하고, 로트의 결합와 해체를 통해 생산 효율을 최대화하는 로트 결합/분해 방법론을 개발하고자 한다. 다음으로 프로브 공정에서의 순서종속준비시간(sequence dependent setup time)을 고려한 스케쥴링 방법론을 개발하고, 병렬 프로브 공장을 위한 로트 전달 방법론을 개발하고자 한다. 첫 번째로, 반도체 웨이퍼 제조 시스템에서의 생산 계획 작성 및 스케쥴링 문제를 다루었다. 본 문제를 위하여 반복 계산 방법론에 기반한 계층적 생산 계획(Hierarchical production planning) 방법론을 제안하였다. 계층적 생산 계획의 상부 레벨에서는 총괄적 생산계획 문제를 선형계획법으로 모델링하였고, 하부 레벨에서는 실제 반도체 웨이퍼 제조 시스템을 이산 이벤트 시뮬레이션(discrete event simulation)을 이용하여 자세히 모델링하였고 디스패칭방법론에 기반한 스케쥴링 방법론을 적용하였다. 상부 레벨에서 작성된 생산계획을 하부 레벨의 시뮬레이션을 이용하여 검증하고 실행 불가능한 생산 계획으로 판명되면 생산 정보를 업데이트하여 다시 생산 계획을 작성하는 방식으로 비용효과적이고 실행 가능한 생산 계획을 작성하였다. 다음으로, 다른 제품 타입의 웨이퍼 로트일 경우에도, 공정 조건이 동일 할 경우에는 함께 가공할 수 있는 성질을 이용하여, 웨이퍼 로트의 결합/해체를 고려하는 문제를 다루었다. 보통 한 로트는 25매의 웨이퍼를 담을 수 있는데, 상당 수의 로트가 25매 이하의 웨이퍼를 가지고 가공된다. 두개 이상의 로트의 공정 조건이 동일하다면, 그 웨이퍼 로트들을 하나의 로트로 결합하여 가공할 경우 가공 시간을 단축 시킬 수 있다. 로트의 가공 진척도를 고려한 결합/해체 방법론을 이용하여 주문의 납기 만족도 높이고 Cycle time을 효과적으로 줄일 수 있다. 세번째로, 반도체 프로브 공정에서의 스케쥴링 문제를 다루었다. 프로브 공정에서는 한 프로브 기계에서 이전에 작업된 웨이퍼 로트의 타입과 그 다음으로 작업할 웨이퍼 로트의 타입에 따라 준비 시간이 달라지는 순서종속준비시간 조건이 존재한다. 순서종속준비시간과 웨이퍼 제조 공정에서 넘어올 로트의 진척도를 고려한 알고리즘을 개발하여 납기 만족도를 높이고자 하였다. 마지막으로, 다수의 웨이퍼 제조 공장과 다수의 프로브 공장이 존재할 때, 납기 만족도를 최대로 하기 위하여, 웨이퍼 제조 공정을 마친 로트들을 프로브 공장에 할당하는 로트 전달 문제를 다루었다. 본 문제를 위한 방법론으로써 계층적 전달 계획(Hierarchical transfer/input planning) 방법론을 제안하였다. 상부 레벨에서는 혼합정수계획법 (Mixed integer programming)을 이용하여 웨이퍼 로트 전달 문제를 모델링하였다. 이 모델을 풀기위하여 Lagrangian Relaxation 방법론을 제안하였다. 하부 레벨에서는 실제 반도체 웨이퍼 프로브 시스템을 이산 이벤트 시뮬레이션(discrete event simulation)을 이용하여 자세히 모델링하였고 디스패칭방법론에 기반한 스케쥴링 방법론을 적용하였다. 본 논문에서 제안된 반도체 제조 시스템에 대한 생산 계획 작성 및 통제 알고리듬의 성능을 계산 실험을 통해 기존에 개발된 방법들과 함께 비교 및 평가하였다. 특히, 실제 현장의 문제 또는 실제 현장의 상황을 반영할 수 있도록 생성된 실험 문제들을 이용하여 평가되었다. 실험 결과를 통하여, 제안된 스케쥴링 알고리듬은 논문에서 다루고 있는 문제에 대해 현실적인 시간 내에 현재 시스템에서 사용하거나 과거 연구된 방법론 보다 우수한 해를 찾아낼 수 있음을 확인하였다.

서지기타정보

서지기타정보
청구기호 {DIE 09021
형태사항 viii, 128 p. : 삽도 ; 26 cm
언어 영어
일반주기 저자명의 한글표기 : 방준영
지도교수의 영문표기 : Yeong-Dae Kim
지도교수의 한글표기 : 김영대
학과명칭변경: 산업공학과에서 산업및시스템공학과로 변경됨
학위논문 학위논문(박사) - 한국과학기술원 : 산업및시스템공학과,
서지주기 References : p. 120-128
주제 Production Planning;Scheduling;Semiconductor;fabrication;probing
생산계획;생산일정;반도체;웨이퍼제작;웨이퍼프로브
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