As the clock frequency of the central processing unit (CPU) is greatly increased to process multimedia information, the amount of data to be sent to an external memory has been increased as well. The memory input/output bandwidth also must be increased to process large amount of data. However, the design of a multi-gigabit memory transceiver using a conventional circuit topology can be challenging. Meanwhile, the crosstalk becomes the major noise sources in memory interface since a parallel off-chip bus topology is generally used in a memory interface in order to maximize memory I/O bandwidth. The coupling of energy from one channel to another which is called crosstalk causes the serious impairment of data. Hence, the crosstalk impedes high-speed data transmission above 5-Gb/s in a memory interface.
A 3.2-Gb/s/pin transceiver for DDR memory interface is implemented with a low-jitter digital DLL and a MUX embedded pre-emphasis circuit. The DLL achieves the lock operation by a Coarse-Control Part and a Fine-Control Part. The Coarse-Control Part coarsely selects the edge of the output clock based on a digital counter. The Fine-Control Part precisely determines the final edge according to the edge selection information from Coarse-Control Part. The proposed DLL selects the output clock edge which is closest from the edge of the reference clock. The delay range covered by the Fine-Control Part is reduced by a half compared to the conventional edge selection scheme. The DLL repeatedly selects output clock edge which is closest from reference clock edge to reduce the total jitter. The transceiver implements a pre-emphasis circuit with a simple structure and less power consumption maintaining high performance. Moreover, the MUX is controlled by a pulse from pulse generator to remove unnecessary glitches of internal node. The receiver samples the received data with an over-sampling scheme that enables a stable tracking and capture of input data. The decision feedback equalizer (DFE) is implemented to minimize the effect of ISI with least area overhead. The total power consumptions of Tx, Rx, DLL are 50mW/Ch, 30mW/Ch, and 6mW, respectively. The peak-to-peak jitter of the DLL output clock is 22ps.
A 5-Gb/s/pin memory transceiver that compensates for both crosstalk-induced timing distortion and amplitude distortion is proposed to eliminate far-end crosstalk noise in a memory channel. To eliminate crosstalk-induced timing distortions, we configure the memory bus as a staggered bus topology. Since large portion of the crosstalk is induced by the adjacent channel, the transition position of aggressing channel is moved to the middle of bit period of victim channel. As a result, the distortion is shifted from a time to an amplitude domain. The proposed glitch canceller removes crosstalk-induced amplitude distortion in the staggered bus. Based on the transition information of the adjacent channels at the transmitter, appropriate amplitude is added or subtracted to the victim channel.
The improved performance is demonstrated in terms of eye-opening and bathtub curve results of the dense parallel memory channel. The eye width and height of the proposed scheme increases 28.3% and 11.1% compared to the conventional memory transceiver, respectively.
최근 멀티미디어 데이터 정보를 처리하기 위하여 중앙처리 장치의 클럭 주파수가 증가함에 따라, 외부 메모리에 보내어 지는 데이터 양 역시 크게 증가하게 되었다. 이러한 데이터를 처리하기 위하여 메모리 인터페이스의 입출력 대역폭 역시 크게 증가하여야 한다. 하지만 기존의 메모리 인터페이스 방식으로는 이러한 고속의 데이터를 처리하기에 한계점이 나타나게 된다. 한편, 대량의 데이터를 고속으로 보내기 위하여 메모리인터페이스에서는 병렬 방식의 버스 형태를 사용하게 되는데, 이때 각 채널간의 간섭이 심각한 문제로 대두되게 되었다. 즉, 한 채널에서 다른 채널로의 에너지 커플링으로 인하여 각 채널간의 데이터가 비 규칙적으로 전달 되게 된다. 이러한 기존의 메모리 인터페이스의 문제점을 해결하기 위하여 본 논문에서는 두 가지의 칩 구현을 통하여 고속의 인터페이스를 위한 메모리 인터페이스 회로를 제안 하였다.
먼저 3.2Gb/s 에서 동작하는 메모리 인터페이스를 제안 하였다. 클럭 생성기와 채널에서의 대역폭에 의한 성능 저하 영향을 제거하기 위하여 적은 지터를 가지는 디지털 형태의 DLL과 MUX를 포함한 간단한 형태의 프리앰퍼시스 회로를 제안 하였다. 제안한 DLL은 coarse 와 fine 동작을 통하여 외부 클럭과의 동기화를 시도한다. coarse logic은 디지털 카운터를 기반으로 대강의 출력 클럭 에지를 선택하게 되고, 이어서 fine logic에서는 coarse logic에서 기반한 정보를 바탕으로 보다 세밀한 동기화를 시도하게 된다. 이때 DLL은 본 논문에서 제안한 최소 거리 엣지 선택 방식을 통하여 coarse에서 선택한 엣지의 거리를 판단하게 되고 보다 가까운 거리에 있는 에지를 선택 한다. 이러한 동작을 바탕으로 fine logic에서는 기존보다 작은 지연 범위를 가지게 됨으로써 기존 디지털 형태의 DLL보다 작은 지터의 크기를 갖는 클럭을 출력 할 수가 있다. 또한 본 회로에서는 채널에서의 한정된 대역폭을 극복하기 위하여 간단한 회로 구조를 가진 프리앰퍼시스 회로를 제안하였다. 한 클럭 주기당 4개의 데이터를 출력하기 위하여 4:1 MUX를 사용하게 되는데 부가적인 MUX를 사용을 하고 이 MUX들의 컨트롤 신호의 순서를 바꿈으로써 간단한 프리앰퍼시스 회로를 구현 하였다. 또한 각 MUX를 펄스를 이용한 형태로 동작하게 함으로써 보다 안정적이고 적은 전력을 소모하는 구조로 설계를 하였다.
두 번째로 5Gb/s에서 동작하는 메모리 인터페이스를 제안하였는데, 병렬 버스형태의 메모리 채널에서 채널간의 간섭을 최소화 시킬 수 있는 기법을 제안하였다. 기존 병렬형태의 메모리 버스에서 대두되었던 채널의 신호 전송 형태 변화에 기인한 시간적 왜곡을 해결하기 위하여, 본 논문에서는 엇갈린 메모리 버스 형태를 제안 하였다. 기존의 메모리 채널을 분석한 결과 채널 간 시간적 왜곡이 생기는 원인이 이웃한 채널이 동시에 동기화 되는 것에 기인함을 발견하고 이를 제거하고자 다음과 같은 방법을 제안 하였다. 이것은 각 이웃한 채널인 홀/짝수 번 째 채널의 동기 시점을 엇갈리게 함으로써 각 채널간의 데이터 동기화 시점이 이웃한 비트의 중간으로 위치하도록 맞추게 되어 각 채널간 시간적 왜곡 원인을 근본적으로 제거하였다. 이때, 각 채널의 비트 중간에서는 이웃한 채널에 의한 glitch가 나타나게 되는데 본 논문에서는 glitch 제거 회로를 추가하여 생성된 glitch도 제거를 할 수 있게 된다. 제안된 glitch 제거회로는 이웃한 채널의 데이터정보를 기반으로 현재 채널에서 보정할 전류를 조절함으로써 출력 전압의 크기를 조정하여 엇갈린 메모리 버스 형태에서 발생된 glitch를 제거한다. 제안된 기법은 출력 데이터의 eye-diagram과 bathtub curve를 통하여 성능을 검증하였다. 데이터eye의 peak-to-peak 지터는 기존 73.67-ps에서 51.41-ps로 줄어들었으며, eye의 높이는 기존 137.3-mv에서 156.2-mv로 증가함을 측정결과를 통하여 알 수 있었다. bathtub curve는 기존 0.52-UI로 나타나던 것이 제안한 회로를 사용 후 0.63-UI로 증가함을 보였다. 제안한 DLL은 최종 출력 peak-to-peak 지터가 22-ps로 측정이 되었다.
