In this thesis, a simple symbol detection circuit which is robust to frequency offset for DSSS MSK signal is presented. The complexity of the detection circuit is significantly reduced by implementing the correlators using multiplexers instead of complex floating point multipliers. This is because the coefficients of correlators are one of [1, -1, i, -i] in complex form using double correlation algorithm. It is independent of the symbol and the lag of double correlation, when the over sampling ratio is 2 and the set of sample values is $[0, \frac{\sqrt{2}}{2}, 1]$ in a half-sine which is the pulse shape of offset QPSK to be equivalent to MSK with precoding of input data. Therefore, it reduces not only the number of multipliers, but also the number of operations by 50%. This is also applicable to the coefficients of correlators in a timing synchronization circuit. In this case, the multipliers for double correlations of input data are able to be used in both the symbol detection circuit and the timing synchronization circuit in common. The performance of this detection circuit is comparable to the optimal value obtained by double correlation in offset QPSK and nearly reaches that of noncoherent maximum likelihood detection with 10ppm frequency offset in AWGN channel. And this detection is available for 80ppm frequency offset, while the noncoherent maximum likelihood detection with zero frequency offset is not available for over 1/2 chip time offset in both AWGN and multipath fading channels. The detection circuit is more robust to frequency offset than the noncoherent maximum likelihood in particular when the channel experiences multipath fading. For an application, the demodulator for IEEE 802.15.4 LR-WPANs was implemented in system on chip. The chip contains about 75,000 transistors in $5mm^2$ area fabricated in 0.18um 1P6M CMOS. The chip operates at 16MHz clock frequency, and the power consumption of the chip including RF circuits is 50mW when it operates as a receiver. The system using the chip achieves PER=1% which is required in the standard in indoor environments.
The method is proposed that the detection circuit operates as a time synchronization circuit by using the cyclic characteristics of spreading codes and extending the operating time of preamble. This reduces the area of digital circuit by 19%.
In addition, new likelihood function is proposed that the bigger correlation value between the designed likelihood function and noncoherent maximum likelihood function divided by each normalization coefficient is selected. The likelihood function operates as the noncoherent maximum likelihood detection when the frequency offset is small. And, it operates as the designed likelihood detection when the frequency offset is large. The normalization coefficients are simplified as $1:D^2$. In this case, it is proven by simulation that the performance gets better than that of the designed detection method when the frequency offset is small.
본 논문에서는, DSSS MSK 변조 신호를 위한 큰 주파수 오프셋에 강인하고 간단한 심볼 검출 회로가 제시되었다. 상관값 계산기를 복소수 형태의 곱셈기 대신 멀티플렉서로 구현함으로써, 검출 회로의 복잡도를 크게 줄였다. 이는 상관값 계산기의 계수들이 이중 상관값 알고리즘을 적용했을 때 복소수 형로 표현된 [1, -1, i, -i] 중 하나의 값이 되기 때문이다. 이는 오프셋 QPSK가 프리코딩이 있는 MSK와 동일해 지기위해 가져야하는 펄스 모양은 반정현파이며, 오버 샘플링 비율이 2, 샘플 값들의 집합이 $[0, \frac{\sqrt{2}}{2}, 1]$ 일 때, 심볼이나 이중 상관값 계산을 위한 지연 시간과 무관하다. 그러므로 곱셈기의 수가 크게 줄어들 뿐만 아니라, 연산량도 50%로 줄어들게 된다. 이는 또한 타이밍 동기 회로의 상관값 계산기의 계수에도 적용된다. 심볼 검출 회로와 타이밍 동기 회로에 이중 상관값 알고리즘을 동시에 적용한다면, 이중 상관값 계산을 위한 입력 신호의 곱셈기는 공유될 수 있다. 이 수신 회로의 성능은 이중 상관값 알고리즘을 이용해 오프셋 QPSK 신호를 최적으로 수신하는 값과 유사하며, AWGN 채널에서 10ppm의 주파수 오프셋이 있는 경우의 최적 비동기 수신 성능에 근접한다. 또한 AWGN 채널과 멀티패스 채널에서 최적 비동기 수신은 주파수 오프셋이 없어도 1/2 칩 타이 오프셋 이상에서는 동작하지 않는데 비해, 이 수신 방법은 80ppm의 오프셋이 있어도 동작 가능하다. 채널이 멀티패스 페이딩인 경우, 검출 회로는 최적 비동기 수신에 비해 더욱 주파수에 강인한 특성을 보인다. 이 응용으로, IEEE 802.15.4 LR-WPANs 복조기가 SoC로 설계되었다. 0.18um 1P6M CMOS 공정으로 제작된 $5mm^2$ 면적의 칩에는 75,000여개의 트랜지스터가 집적되었다. 칩은 16MHz을 사용하며, 디지털 회로의 대부분은 4MHz로 동작한다. 수신기로 동작할 때 RF 회로를 포함한 전체 SoC에서 50mW의 전력을 소모하며, 이중 시뮬레이션을 통해 추정할 때 디지털 회로의 소모전력은 2mW이내이다. 칩을 이용한 시스템으로 실내 환경에서 테스트해본 결과 표준에서 요구하는 패킷 에러율이 1%를 만족하였다.
심볼이 변환되는 스프레딩 코드가 순환하는 특성과, 프리앰블 구간을 늘임으로써, 심볼 검출 회로를 이용하여 시간 동기 회로를 대체할 수 있는 방법을 제시하였다. 이를 이용하면 디지털 부분의 면적을 19% 줄일 수 있다.
또한, 설계된 수신 방법과 주파수 오프셋이 없을 때의 최적 수신 방법에 표준화 계수를 나누어, 더 큰 상관값의 수신 방법을 선택하는 알고리즘을 제안하였다. 표준화 계수는 $1:D^2$ 으로 간단화될 수 있으며, 주파수 오프셋이 좋을 때는 설계된 수신 방법보다 우수한 성능을 나타낼 수 있음을 시뮬레이션으로 보였다.
