In the design of VLSI circuits, power has been accepted as one of the primary goals. This is because the increasing power consumption in circuits accompanies the considerable cost of systems, more elaborate temperature controller and larger independent energy sources. The leakage current, which exponentially grows in nano-meter scale technology, exacerbates the power issue in circuit design. Hence, power gating has been widely accepted in industries for its efficacy to reduce leakage current. If a circuit is not required for computation for a long period, current switch in power gating turns off the circuit and the considerable part of leakage current can be eliminated. However, the application of power gating to cell-based semicustom design typically calls for customized cell libraries due to its complicated power network, which incurs substantial engineering effort.
In this draft, a semicustom design methodology for power gated circuits that enables the unmodified use of conventional standard-cell elements is proposed. In particular, new power network architecture is proposed; it utilizes conventional $V_{dd}$ rails as virtual $V_{dd}$ rails to connect logic cells to current switch, and provides additional $V_{dd}$ rails of higher metal layer. Hence, the new power network enables the use of conventional standard cells, and also permits flexible placement of power gating specific elements.
In addition to the power network, the block-based layout method of the current switch is proposed for small area overhead and flexible sizing. The layout method reduces total area occupied by current switch by optimizing isolation space of body of current switch. The design flow for current switch is studied to reduce design time of current switches while guaranteeing voltage drop budget.
When a power gated circuit is turned on for computation activity, large number of glitches appear in a circuit due to state restoration of a circuit. To reduce the wasted energy due to the glitches, a new scheme, which brings back the state of a power gated circuit with lowered supply voltage, is proposed. The scheme increases energy saving of power gating while it is easily applied to the proposed power network.
공정의 미세화로 누설 전류에 의한 정적 전력 소모가 빠르게 증가고, 누설 전류를 줄이기 위한 기술 들이 제안되어 왔다. Power gating은 회로가 동작하지 않을 때 회로와 전원의 연결을 끊는 방식으로 누설 전류 감소 효과가 뛰어나서 널리 이용된다. 하지만 power gating은 파워 네트워크의 구조를 복잡하게 만들기 때문에, 일반적으로 power gating용 custom cell library를 설계에 이용하는데, custom cell library는 설계 비용을 증가시키는 원인이 된다.
이 논문에서는 power gating 회로를 위한 새로운 파워 네트워크를 제안하는데, 제안된 파워 네트워크는 기존의 $V_{dd}$ rail을 $V_{ddv}$ rail로 사용하고 $V_{dd}$ 를 higer metal rail를 이용해서 공급 한다. 따라서 custom cell library를 사용하지 않고 power gated circuit을 구현할 수 있다. 동시에 power gating 셀도 자유롭게 배치 가능하게 해 주어 설계가 용이해 진다. 제안된 파워 네트워크는 기존 파워 네트워크 보다 적은 전압 강하를 주기 때문에, header의 면적을 줄여주어 power gating 회로의 면적을 감소시킨다.
Header의 바디는 논리 셀로부터 분리되어야 하고, 이는 header에 의한 면적 증가를 악화 시킨다. 따라서, isolator와 slice라는 두 종류의 요소를 이용해서 header 셀을 구현하는 레이아웃 방법을 제안한다. 제안된 레이아웃 방법은 바디 분리로 낭비되는 면적을 줄여줄 뿐 아니라, header cell의 크기를 자유롭게 조정할 수 있게 해서 전체 면적을 효과적으로 줄여준다. Power gating 회로에서 전압 강하는 header뿐 아니라 파워 네트워크의 기생 저항에 의해서도 발생하는데, 기생 저항에 의한 전압 강하는 여러 요소에 영향을 받아 예측이 어렵다. 따라서 header의 크기 결정과 배치를 효과적으로 할 수 있는 설계 방법도 제안한다. 이 방법은 짧은 시간에 파워 네트워크가 전압 강하 목표를 달성할 수 있도록 해 준다.
마지막으로 power gating 회로의 전력 감소를 최대화할 수 있는 dynamic supply switching wakeup을 제안한다. Power gating 회로는 wakeup에서 회로의 상태가 살아나면서 glitch에 의해서 많은 에너지를 낭비한다. 제안된 방법은 $V_{dd}$ 보다 낮은 전압인 $V_{sr}$ 을 이용해서 회로의 상태를 회복시킨다. 따라서, 제안된 방법은 power gating의 총 전력 감소 효과를 향상시킬 수 있다. 제안된 방법을 기존의 power gating 응용 방법과 비교해보고, 미세 공정에서의 감소 효과도 실험을 통해서 확인해 보았다.
