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(A) study on $SrTiO_3$ thin films deposited by plasma-enhanced atomic layer deposition for DRAM capacitor dielectric = PEALD법으로 증착된 DRAM capacitor 유전체용 $SrTiO_3$ 박막의 특성에 관한 연구
서명 / 저자 (A) study on $SrTiO_3$ thin films deposited by plasma-enhanced atomic layer deposition for DRAM capacitor dielectric = PEALD법으로 증착된 DRAM capacitor 유전체용 $SrTiO_3$ 박막의 특성에 관한 연구 / Ji-Hoon Ahn.
저자명 Ahn, Ji-Hoon ; 안지훈
발행사항 [대전 : 한국과학기술원, 2009].
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The downscaling of the DRAM device is necessary to achieve higher speed with less power consumption. It is getting difficult to meet the new requirements with the existing $SiO_2$ or $Si_3N_4$ due to their low dielectric constants and tunneling leakage currents through the thin layers. For this reason, high-$\textit{k}$ materials enabling high-k and low leakage currents with physically thicker film have received considerable attention. Among the candidate for DRAM capacitor dielectrics, $SrTiO_3$ is a promising candidate for giga-bit scale dynamic random access memory (DRAM) capacitors because of its high dielectric constant, high breakdown strength and good thermal stability. $SrTiO_3$ films were deposited on 20 nm-Ru/25 nm-TiN/p-type Si (100) substrates by plasma-enhanced atomic layer deposition at a deposition temperature of 225℃ and a deposition pressure of 3 Torr using 0.2M $Sr(DPM)_2$ dissolved in butyl acetate and TTIP as precursors and $O_2$ plasma as an oxidant. SrO and $TiO_2$ films were grown separately to investigate the ALD characteristics. The thickness per cycle of SrO and $TiO_2$ are saturated to 0.054 nm/cycle 0.036 nm/cycle at 225℃, respectively. The composition of STO films was controlled by changing the number of each precursor cycles, and stoichiometric $SrTiO_3$ films were obtained when one super-cycle consisted of six $TiO_2$ cycles and seven SrO cycles. The deposited-$SrTiO_3$ films were crystallized after annealing at 600℃ for 10min under $N_2$ ambient and the dependence of the dielectric constant on $SrTiO_3$ film thickness was investigated for less 50 nm-thick $SrTiO_3$ films after the annealing process at 600℃ for 10 min under $N_2$ ambient. The dielectric constants of the films having thickness higher than 20 nm were not as sensitive to the film thickness with a relatively constant value of about 65. However, the dielectric constants of the films with thickness under 15 nm were dramatically decreased with decreasing the film thickness. This change was related to the film crystallinity. Moreover, it was confirmed that non-stoichiometric region near the interface of $SrTiO_3$ film and Ru bottom electrode existed and was intermixed with $SrTiO_3$ and Ti-O phases. The dielectric constant of only $SrTiO_3$ film being excluded the interface layer was about 85. As the crystallization of deposited-$SrTiO_3$ film by annealing at 600℃ for 10min in ambient $N_2$, the leakage current density abruptly increased from the level of $10^{-7} \sim 10^{-8}$ at ± 1V to the level of $10^{-1} \sim 10^{-2}$ at ± 1V owing to formation of the grain boundary as the leakage current path, irrespective of the film thickness. To improve dielectric properties, crystallization the seed-layer was introduced. First, seed layer was prepared by depositing 2.7-nm SrO and post-annealing in ambient $N_2$ at 600℃ for 10min before $SrTiO_3$ deposition. By inserting of the SRO seed-layer between the $SrTiO_3$ thin film and the Ru bottom electrode, the crystallinities of the annealed-$SrTiO_3$ films were enhanced, especially film thickness with below 15 nm. In aspect of dielectric properties, SRO seed-layer helped to increase the dielectric constant of the $SrTiO_3$ films, especially films with thicknesses below 15 nm (the dielectric constant of 10 nm-$SrTiO_3$ films was increased from 15.7 to 50.3) and the thickness dependency of the dielectric constant was reduced. Moreover, it was confirmed that the low-k interfacial layer between $SrTiO_3$ film and bottom electrode was reduced by inserting of the seed-layer. For optimization of SRO seed layer formation, the dependence of dielectric properties of $SrTiO_3$ films on the thickness of the inserted SrO layer was investigated. As the SrO layer was reduced below 1.35 nm, the dielectric constants of the $SrTiO_3$ films drastically decreased and the dielectric constants of $SrTiO_3$ thin films decreased continuously as the thickness of the inserted SrO layer was increased beyond 1.35 nm. From the above results, it appears that the optimized thickness of the inserted SrO layer for forming a seed layer is 1.35 nm, at which had the highest dielectric constant. If the $RuO_2$ layer was used as the substrate instead of Ru, it was thought that the sufficient oxygen supply might be possible for transformation of deposited-SrO to the SrRuO3 layer (SrO + $RuO_2$ → $SrRuO_3$) and the $O_2$ ambient annealing could be possible as well as $N_2$ ambient annealing for crystallization of $SrTiO_3$ thin films. Therefore, $SrRuO_3$ was introduced as a crystallization seed layer and formed through deposition of a SrO layer on a $RuO_2$ substrate followed by $O_2$-annealing instead of on a Ru substrate followed by $N_2$-annealing, as the second method for seed layer formation. The $SrRuO_3$ layer was successfully formed after annealing of a 2.7-nm $SrO/RuO_2$ sample at 600℃. As the results of introducing $SrRuO_3$ seed layers, the dielectric constant of 10 nm-thick $SrTiO_3$ thin films increased to 83 compared with films deposited on Ru directly and seed formed on Ru substrate, respectively. Finally, the effect of alumina ($Al_2O_3$) insertion on electrical properties of $SrTiO_3$ was investigated. To investigate the variation of electrical properties of $Al_2O_3$-added $SrTiO_3$ films, the added $Al_2O_3$ were inserted in $SrTiO_3$ thin films by two different ways. The first method for reducing leakage current by addition $Al_2O_3$ to $SrTiO_3$ films is the doping of $Al_2O_3$ in $SrTiO_3$ thin film and the second method is the insertion of nano-scale-thick $Al_2O_3$ layer in $SrTiO_3$ thin film as the leakage current blocking layer. In the case of $SrTiO_3$ film deposited on $SrRuO_3$ seed layer formed on $RuO_2$ substrate, the best optimized condition was obtained by insertion of $Al_2O_3$ layer with 10 cycles (corresponding thickness of about 1.2 nm) and in this case, the leakage current density at 1V and dielectric constant were $9 \times0^{-7} A3$ and 53, respectively.

DRAM의 집적도가 높아짐에 따라 capacitor의 유전물은 요구되는 cell capacitance를 유지하기 위하여 (~25fF/cell) 매우 얇은 두께에서 (~10nm) 큰 유전상수 값이 필요하게 되었다. 기존의 유전물질을 대체하기 위한 물질 중 $SrTiO_3$는 페로브스카이트 구조를 갖는 물질로 상온에서 para-electric한 성질을 갖고 있고 약 250의 높은 유전상수 값을 보일 뿐만 아니라 화학적으로도 안정하다고 알려져 있어 차세대 DRAM용 capacitor로 많은 관심을 받고 있다. 본 논문에서는 noble metal인 Ru을 기본으로 한 하부 전극을 사용하여 plasma-enhanced atomic layer deposition(PE-ALD)를 이용하여 $SrTiO_3$ 박막을 증착하고 실제 DRAM capacitor에 적용가능 한 두께 범위에서 특성을 향상시키는 연구를 진행하였다. $SrTiO_3$ PEALD 공정은 225℃의 증착온도와 3Torr의 공정압력에서 진행하였다. $TiO_2$ 를 증착하기 위한 전구체로는 TTIP를, SrO를 증착하기 위한 전구체로는 $Sr(DPM)_2$ 를 사용하였으며 oxidant로는 oxygen plasma를 사용하였다. 먼저, STO PEALD의 process window를 결정하기 위하여 증착온도에 따른 SrO와 $TiO_2$ 각각의 증착 특성을 살펴본 결과 200~225℃ 를 process window로 결정할 수 있었고 이때 SrO와 $TiO_2$ 의 증착율은 각각 0.054nm/cycle과 0.036nm/cycle이였다. STO증착을 위한 super-cycle을 구성하는 각 unit-cycle의 횟수를 조절함에 의해 박막 내 Sr과 Ti의 조성비를 제어할 수 있었으며 $TiO_2$ 의 unit-cycle을 6회, SrO의 unit-cycle을 7회로 하였을 때 Sr과 Ti의 조성비가 1:1인 $SrTiO_3$ 박막을 증착할 수 있었다. 증착한 $SrTiO_3$ 박막은 as-dep. 상태에서는 비정질 상태였지만 600도 이상으로 열처리 하였을 때 결정화되는 것을 확인할 수 있었고 박막이 결정화 됨에 따라 $SrTiO_3$ 의 유전상수가 큰 폭으로 증가하는 것을 확인하였다. 하지만 $SrTiO_3$ 박막의 두께가 20nm이하로 감소할 경우 박막두께 감소에 따라 유전상수 값이 급격하게 감소하는 현상을 발견하였고 이는 두께 감소에 따른 결정성 부족 때문인 것으로 확인되었다. 특히 박막의 두께가 10nm인 경우에는 결정화를 위한 열처리 후에도 $SrTiO_3$ 의 결정화 peak을 관찰할 수 없었으며 그 유전상수 값은 15.7까지 감소하였다. 또한 Ru 하부전극과 $SrTiO_3$ 박막 사이에 EOT 값을 0.32nm이상 증가시키는 low-k interfacial layer가 존재하는 것을 확인하였으며 이는 AR-XPS분석을 통하여 계면에서 일부 Sr이 Ru과 반응하여 Sr-Ru-O결합을 생성하고 반대로 Sr과 결합하지 못한 여분의 Ti-O결합이 생성되기 때문임을 확인할 수 있었다. 한편 증착한 $SrTiO_3$ 박막의 1V에서 누설전류 값은 as-dep. 상태에서는 $\sim10^{-7} A/cm^2$ 정도로 비교적 작은 값이었지만 결정화를 위한 열처리 후에는 $\sim10^{-2} A/cm^2$ 정도로 누설전류가 급격히 증가하였고 이는 결정화에 따라 생성된 grain boundary가 leakage path로 작용하였기 때문이라고 생각된다. 이와 같은 전기적 특성상의 문제점을 해결하기 위하여 strontium ruthenate (SRO)를 STO 결정화를 위한 seed layer로 도입하였다. $SrRuO_3$ 는 전도성 산화물로써 $SrTiO_3$ 와 같이 페로브스카이트 구조를 갖고 있고 상온에서 lattice mismatch가 0.64%으로 매우 작기 때문에 $SrTiO_3$ 증착 전 SRO를 형성시킬 수 있다면 seed로 작용하여 $SrTiO_3$ 의 결정성 향상에 도움을 줄 수 있을 것이라고 기대할 수 있었고 다음과 같은 두가지 방법을 통해 SRO를 형성시켰다. 먼저 Ru하부전극 위에 SrO을 얇은 두께로 증착한 후 질소분위기 600도에서 열처리 함에 의해 SRO를 형성시켰다. SRO를 seed로 삽입한 경우 STO의 유전상수가 전체적으로 증가되는 것을 확인할 수 있었고 이는 STO 박막의 결정성 향상과 low-k interfacial layer의 감소 때문임을 확인할 수 있었다. 특히 앞서 결정성 부족으로 인해 매우 작은 유전상수 값을 보였던 15nm이하의 두께에서 더욱 큰 폭으로 증가함을 확인하였다. 특히 Ru 기판위에 1.35nm의 SrO을 증착한 후 열처리하여 형성시킨 SRO seed위에 증착한 10nm- $SrTiO_3$ 박막의 유전상수 값은 약 75였고 이때 EOT 값은 약 0.5nm였다. 증착되는 SrO의 두께를 최적화하는 연구를 진행한 결과 SrO 두께가 1.35nm인 경우 가장 큰 유전 상수 값을 얻을 수 있었고 SrO 박막 두께가 증가함에 따라 SrO 박막 두께가 1.35nm보다 얇은 경우 유전 상수 값이 증가하지만 SrO 박막 두께가 1.35nm보다 두꺼운 경우 유전 상수 값이 감소함을 확인하였다. 이와 같이 Ru bottom electrode위에 SrO를 증착시킨 후 열처리를 통하여 SRO를 형성시킬 경우 SRO 형성 시 필요한 산소를 충분히 공급해주기 어렵게 되고 충분한 두께에서 균일하게 SRO를 형성시키는 것이 현실적으로 어려울 수 있다고 생각된다. 따라서 증착되는 SrO의 두께가 일정두께 이상 두꺼워지게 될 경우 표면에 Ru과 반응하지 못한 SrO 가 남아 있을 것이라고 판단이 되어 Ru기판대신 $RuO_2$ 기판을 사용하여 SrO를 증착하고 열처리를 통하여 SRO를 형성시키고자 하였다. $RuO_2$ 위에 SrO를 증착하고 산소 분위기에서 열처리한 결과 700도 이상에서 결정화 된 $SrRuO_3$ 상이 형성되는 것을 XRD 상으로 관찰할 수 있었고 증착되는 SrO두께가 2.7nm이하인 경우에는 600도 열처리에서 이미 $SrRuO_3$ 상이 형성될 수 있음을 확인할 수 있었다. 700도 열처리에 의해 형성된 $SrRuO_3$의 경우 부분적인 $RuO_2$ 의 식각에 의해 표면 거칠기가 매우 나빠지는 현상을 관찰하였고 따라서 600도에서 형성시킨 $SrRuO_3$ 를 사용하여 STO를 증착하여 결정성과 유전특성을 살펴본 결과 결정성이 크게 향상이 되었고 Ru기판 위에서 형성시킨 seed를 사용한 경우와 비교해 보았을 때 그 유전상수 값이 약 1.5배 이상으로1 크게 증가하는 것을 확인 할 수 있었다. 이렇게 $RuO_2$ 를 사용하여 형성시킨 seed layer를 사용한 경우 유전특성이 크게 향상이 되는 것은 앞서 Ru를 사용한 경우와 비교하여 seed layer가 전체적인 범위에서 균일하게 형성되어 STO의 결정성이 더 향상이 되고, STO를 결정화시키기 위한 열처리시 산소분위기가 가능해짐에 따라 박막 내 산소를 충분히 공급해줄 수 있었기 때문이라고 생각된다. 실제 DRAM에 사용 가능한 두께 범위에서 STO의 전기적 특성을 살펴본 결과 10nm 두께의 STO를 기준으로 살펴보았을 때, seed layer를 사용하지 않은 경우 결정성 부족으로 인해 그 유전상수 값은 약 16으로 매우 낮았지만 Ru기판 위에서 seed를 형성시키고 최적화시킴에 따라 그 값을 약 74 크게 증가시킬 수 있었다. 또한 기판을 Ru대신 $RuO_2$ 를 사용함에 의해 $SrRuO_3$ seed layer를 좀 더 균일하고 확실하게 형성시킬 수 있었고 이에 따라 STO의 유전상수 역시 약 83으로 증가하였으며 이 때, EOT값은 0.47nm였다. 15nm두께의 STO를 기준으로 누설전류 특성을 비교하여 보면 seed를 사용하지 않았을 경우 1V에서 $10^{-2} A/cm^2$ level이였지만 seed를 사용한 경우 $10^{-3} A/cm^2$ level 로 약간의 leakage current 감소현상도 관찰할 수 있었다. 마지막으로 STO의 결정화 후 누설전류가 급격히 증가하는 문제를 해결하고자 $Al_2O_3$ layer를 leakage current blocking layer로 삽입하여 보았다. $Al_2O_3$ layer의 삽입 위치에 따라 누설전류 감소 효과를 살펴본 결과 STO 상부 층에 $Al_2O_3$ layer가 존재하는 bi-layer의 형태보다 STO 박막 내 $Al_2O_3$ layer를 삽입하는 형태가 누설전류 감소 효과가 큼을 확인할 수 있었다. Ru과 $RuO_2$ 기판 위에서 형성시킨 seed layer를 사용하여 STO박막을 10nm 증착한 뒤 0~20cycle의 $Al_2O_3$ 증착한 후 다시 그 위에 5nm두께의 STO 박막을 증착한 후 삽입되는 $Al_2O_3$ 두께에 따른 전기적 특성의 변화를 살펴본 결과 $RuO_2$ 를 사용하여 $SrRuO_3$ 를 형성시킨 후 증착된 STO 박막에 대하여 STO박막 내 $Al_2O_3$ 를 10cycle 삽입함에 의하여 1V에서의 누설전류 값은 $9 \times 10^{-7} A/cm^2$ 이였고 이때 유전상수 값은 53으로 누설전류특성과 유전특성에서 가장 최적화된 결과를 얻을 수 있었다

서지기타정보

서지기타정보
청구기호 {DAME 09002
형태사항 xiv, 134 p. : 삽도 ; 26 cm
언어 영어
일반주기 저자명의 한글표기 : 안지훈
지도교수의 영문표기 : Sang-Won Kang
지도교수의 한글표기 : 강상원
수록잡지정보 : "Increment of Dielectric Properties of SrTiO3 Thin Films by SrO Interlayer on Ru Bottom Electrodes". Applied Physics Letters, v. 91, pp. 062910(2007)
수록잡지정보 : "Effect of Sr-Ruthenate Seed Layer on Dielectric Properties of SrTiO3 Thin Films Prepared by Plasma-Enhanced Atomic Layer Deposition". Journal of Electrochemical Society,, v.155. no.10, pp. G185-G188(2008)
학위논문 학위논문(박사) - 한국과학기술원 : 신소재공학과,
서지주기 Includes references.
주제 atomic layer deposition;thin films;dielectric;SrTiO3;
원자층증착법;유전박막;;;
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