Analog phase locked loops (APLLs) are widely used in area such as clock recovery and frequency synthesis. However, as the process technology has advanced, design of APLLs becomes difficulty in deep-sub micron environment.
All-digital PLLs (ADPLLs) solve the problems of APLLs in deep-sub micron environment. Because full-swing digital codes are used, the design in noisy SoC environment is easy. And the passive elements are not used. Because only standard-cells are used, re-design is easy in the new technology.
In the ADPLLs, phase-frequency detector (PFD) and charge-pump (CP) are replaced by time-to-digital converter (TDC). And the voltage-controlled oscillator (VCO) is replaced by digitally-controlled oscillator (DCO). The quantization noise from TDC and DCO is generated and degrades the phase noise characteristic of output in ADPLL. That is, the advance of TDC and DCO is issue in the performance of ADPLL. This thesis focuses on the TDC.
Gated-ring oscillator (GRO)-TDC is similar to the structure of the VCO-quantizer in the analog-digital converter (ADC) application, except for using the GRO instead of the VCO. The GRO-TDC is configured to ring type, and can be easily designed. Because the outputs of counter are binary code, additional encoder is not required. The main property of the GRO-TDC is intrinsic first-order noise shaping. The quantization noise from resolution limit of GRO is noise-shaped and the in-band noise is reduced. At the result, the effective resolution is increased, and the phase noise of ADPLL is advanced.
The proposed structure in this thesis is based on conventional GRO-TDC. The proposed asynchronous GRO-TDC has less area and power consumption, better noise characteristic than conventional GRO-TDC. In the proposed structure, to reduce the gate count of total adders, asynchronous counter is used. And to eliminate the unnecessary adding operation in the conventional structure, adders are isolated to counters by CNT registers. At the result, the gate count of adders is reduced by 61.8% and the total power consumption is reduced about 29 ~ 54%. The count-missing problem of the conventional structure is eliminated by using limited EN generator and counter replica delay. At the result, the proposed asynchronous GRO TDC increases the signal-to- $2^{nd}$ harmonic ratio from 5.4dB to 48.3dB. To confirm this thesis, 3-stages asynchronous GRO-TDC and 7-stages synchronous GRO-TDC are compared by simulation. The raw resolution of the GRO-TDC is 80ps, and the effective resolution is 40ps. And to confirm the operation of the proposed GRO-TDC, the 3-stages asynchronous GRO-TDC is implemented in Samsung 0.18um CMOS technology that is supported by IDEC MPW.
아날로그 PLL은 클럭 복원과 주파수 합성 같은 분야에서 널리 사용되어 오고 있다. 하지만, 공정 프로세스가 발전함에 따라 기존의 아날로그 PLL을 설계하는 것은 점점 어려워지고 있다.
ADPLL은 아날로그 PLL의 문제점들을 보완한다. 풀-스윙하는 디지털코드들을 사용하므로, 노이즈가 심한 SoC 환경에서도 쉽게 설계될 수 있고, 수동 소자들은 사용하지 않으며, standard-cell 들로 설계가 가능하다. 이로 인해, 공정이 변하거나, 설계 환경이 변했을 때, 간단한 디지털 설계를 통해 재설계가 쉽다.
ADPLL은 아날로그PLL의 PFD와 CP를 TDC로, VCO를 DCO로 교체한다. 이로 인해, TDC와 DCO에서의 양자화 에러가 시스템 내부에서 생성되게 된다. 이런 에러들은 ADPLL의 출력에 위상-잡음으로 영향을 미치게 되고, 아날로그 PLL에 비해 성능이 떨어지게 된다. 결국, TDC와 DCO에서의 개선이 ADPLL 성능 개선에서의 이슈가 된다. 이 논문은 TDC의 설계에 초점을 맞춰서 구성되었다.
GRO-TDC의 기본적인 구조와 동작은 ADC에 사용되는 VCO-quantizer와 비슷하지만, VCO가 GRO로 대체되었다는 점이 다르다. GRO-TDC는 링-형태로 구성되어 간단하게 설계할 수 있다. 그리고 카운터의 출력이 2진 코드를 나타내기 때문에, 부가적인 인코더를 필요로 하지 않는다. GRO-TDC의 가장 큰 특징은 구조 자체에서 얻어지는 고유의 1차 noise shaping 특성이다. GRO의 resolution 제한에 따라 생성되는 양자화 에러가 noise shaping 되어 in-band 잡음은 작아지게 된다. 그 결과, 실질적인 resolution은 기존의 resolution 보다 향상되고, ADPLL의 출력 위상 잡음에 영향을 미치는 TDC 양자화 에러는 작아진다.
본 연구에서는 GRO-TDC를 기반으로 하여 일반적인 구조보다 면적과 전력 소모가 적고, 잡음 특성이 좋은 구조를 제안하였다. 제안된 구조에서는 덧셈기에 사용된 총 게이트 수를 줄이기 위해, 비동기식 카운터를 사용하였으며, 기본 구조의 불필요한 덧셈 동작을 제거하기 위해 카운터와 덧셈기가 레지스터로 격리되었다. 그로 인해 덧셈기에 사용되는 게이트 수는 61.8% 감소되었고, 전력 소모는 29 ~ 54% 정도 감소되었다. 기존 구조에 존재하는 count-missing 문제를 해결하기 위해 limited EN generator와 counter replica delay를 사용하여 잡음 특성을 개선하였다. 입력 신호와 $2^{nd}$ 하모닉 신호의 전력비가 5.4dB에서 48.3dB로 증가하였다. 이의 검증을 위해 3단의 비동기식 카운터를 사용한 제안된 GRO TDC와 7단의 동기식 카운터를 사용한 기존의 GRO TDC가 비교 시뮬레이션 되었다. 80ps의 resolution이 GRO TDC의 noise shaping 특성에 의해 40ps로 향상되었다. 제안된 GRO TDC의 동작 검증을 위해 3단의 비동기식 GRO TDC를 IDEC MPW의 Samsung 0.18 um CMOS 공정을 이용하여 제작하였다.
