This work presents architecture of DSRC transmitter which is highly competitive in the market. Among the various transmitter architectures, direct up-conversion architecture is a viable candidate solution for low cost and low power. The designed transmitter is highly integrated, including up-conversion mixer, drive amplifier, power amplifier and on-chip balun.
We have determined the system specifications such as distortion performance $(P_1dB, OIP_3) to allow 10 dBm output power while suppressing the adjacent channel power below -40 dBc. From the analyzed specifications, the specific requirements are allocated for each block components. Using 0.13 ㎛ CMOS process, the designed transmitter exhibits an Output $P_1dB$ of 12.0 dBm, an $OIP_3$ of 18.5 dBm and an ACPR of -45 dBc when transmitting 10 dBm channel power while consuming 297 mW from the dual power supplies of 1.2 V and 3.3 V with $1.3 mm^2$ die area.
본 논문에서는 5.8GHz 대역의 DSRC 송신기의 구조와 RF 전단부의 설계가 제시된다. 또한 ASK 신호에 맞는 시스템의 선형성 요구 조건을 구하는 새로운 방법이 제시되고, 이를 DSRC에 적용하였다.
DSRC 송신기는 대량생산을 위해 저가격이어야 하고, 궁극적으로 차량 내의 다른 응용들인 DMB나 GPS / Navigation과의 통합된 방향으로 나아가야 한다. 따라서 CMOS 트랜시버가 경쟁력이 있고, 특히 송신단은 파워 앰프와 매칭단을 포함하여 비용을 낮출 필요가 있다. 구조는 여러 송신기 구조 중 간단하고 선형성이 뛰어난 직접 변환 구조를 선택하였다.
DSRC 송신기에 있어서 가장 중요한 사항은 최대 출력 파워와 인접 채널 파워 비이다. DSRC에서는 인접 채널이 데이터 속도에 비해 상대적으로 멀기 때문에 선형성 요구 조건이 완화된다. 따라서 3차 왜곡이 덜 중요해지고, 이를 고려하여 간단화된 3-톤 ASK 신호로 7차 왜곡까지 고려하여 선형성 요구조건을 도출하는 방법을 제시하였다. 시뮬레이션 결과는 분석 방법으로 예상한 결과에 잘 일치한다.
제안된 송신기는 변조지수 조절, PSF, 감쇄기, 믹서, 2단 파워 앰프 그리고 매칭단을 포함하는 고집적도의 구조이다. 믹서는 양쪽 균형 차동 구조를 사용하여 국부 발진 신호의 누수와 짝수차 왜곡을 최소화 하였고, 2단 파워 앰프는 선형성의 극대화를 위해 모조 차동 구조의 class A로 선택하였다. 매칭단으로는 격자 구조의 LC 발룬을 사용하였다.
0.13 ㎛ CMOS 공정을 사용한 송신기의 시뮬레이션 결과는 12.0 dBm의 Output $P_1dB$, 18.5 dBm의 $OIP_3$ 그리고 채널에서 10 dBm 송신시 -45dBc의 ACPR을 보이며, 1.2 V와 3.3 V의 전원으로부터 297 mW의 전력을 소모하고 칩의 면적은 $1.3 mm^2$ 이다.
