This thesis presents several architecture which improve the phase noise performance of frequency synthesizer. To decrease the phase noise of frequency synthesizer which is based on phase locked loop(PLL), reference frequency multiplying technique is used. Three architectures are described to implement the idea. First is to use multi-phase injection locked oscillator(ILO). By using multi-phase ILO, phase errors were compared 8 times within a reference frequency. To use both negative edge and positive edge of the reference signal, reference doubler and differential divider output is proposed. These architectures can reduce the phase noise from both charge pump and $\Delta - \Sigma$ modulator noise at the same time. The simulation results shows that proposed architecture has a good phase noise reduction performance. In addition, direct frequency synthesizer is proposed. This architecture can overcome the disadvantages of direct digital frequency synthesizer(DDFS) by using phase filter and injection locking oscillator. These architectures were implemented in $0.13 \mu m$ CMOS process.
위상 고정 루프(PLL)을 기반으로 한 주파수 합성기는 무선 통신 시스템의 발전과 함께 많은 관심을 받아왔으며 시간이 지남에 따라 통신 시스템에서 사용되는 주파수 합성기에 대한 요구 조건들이 까다로워지고 있는 추세이다. 특히 주파수 합성기의 위상 잡음에 관한 연구에 관심이 높아지고 있으며 이를 개선하기 위한 연구가 활발하게 진행이 되어 왔다. 연구의 방향은 크게 두 가지로 구분될 수 있다. 첫째는 주파수 합성기의 각 구성 요소들의 잡음 특성을 향상시키는 방법이 있었다. 또한 주파수 합성기의 구조를 개선하거나 새로운 회로를 추가하여 전체적인 잡음 특성을 보완하는 방향의 연구에 집중이 되었다. 하지만 지난 연구들은 트레이드 오프(trade off) 관계 내에서 이루어 졌으며 이를 극복하지 못하였는데, 이는 기준 신호의 주기 마다 위상 비교를 한번만 한다는 데에 근본적인 문제가 있다. 또한 지금까지의 연구 결과들은 뛰어난 잡음 특성을 가지고 있지만 전력 소모나 면적의 측면에서의 큰 비용을 치러야 했다. 따라서 본 학위 논문에서는 한 가지의 integer-N 주파수 합성기와 두 가지의 fractional-N 주파수 합성기의 구조를 제안한다. 이 제안된 구조들은 기준 주파수의 한 주기에 여러번의 위상 비교가 이루어 진다는 공통점이 있다.
첫번째로 여러 위상을 출력으로 갖는 injection locked oscillator(ILO)를 이용한 integer-N 주파수 합성기가 제안 된다. 이 주파수 합성기는 기준 주파수 신호의 출력과 분주기의 출력 신호에 똑같은 ILO를 달아 주었다. 여기서 사용된 ILO는 여러 위상을 출력으로 갖기 때문에 한번의 기준 신호의 주기 동안에 최대 8번의 위상을 비교할 수 있다. 똑같은 ILO를 사용하였기 때문에 고정된 위상 오차에 의한 영향은 없다. 다만 8번 더 많은 위상을 비교 했다고 하더라도 성능이 8배가 더 좋아지는 효과는 볼 수 없다. 왜냐하면 ILO를 통해 추가적으로 만들어진 신호들이 완전히 새로운 정보를 갖고 있다고 할 수 없기 때문이다. 본 논문에서는 $0.13 \mu m$ 공정을 사용하여 구현을 하였으며 소모되는 전력은 2.7mW의 저전력으로 설계되었다. 하지만 위상 잡음의 측정 결과 기대했던 만큼의 성능 향상을 보지는 못했다. 오프셋 주파수의 구간에 따라 성능이 좋아진 부분도 있었으며 오히려 성능이 좋지 못한 부분도 있었다. 그 이유는 8번의 더 많은 위상을 비교 하기 위해 charge pump(CP)가 8개가 사용되었는데 이들 사이의 mismatch 때문인 것으로 추정된다.
fractional-N 주파수 합성기를 설계할 때에는 $\Delta - \Sigma$ Modulator(DSM)로부터 발생하는 잡음에 대해서고 고려되어야 한다. DSM은 동작하는 주파수를 높을 수록 잡음이 낮아지는 특성을 가지고 있다. 따라서 기준 신호의 rising edge와 falling edge 모두에서 위상 차이를 비교하여 DSM의 동작 주파수를 기존의 구조보다 두 배 높게 만들어 주었다. 이를 구현하기 위해 기준 신호의 주파수를 두배 높이기 위한 회로와 차동 출력을 내는 2 분주기 회로를 서로 다른 주파수 합성기에 적용을 하였으며 $0.13 \mu m$ 공정을 사용하여 설계를 하였다. 제안된 구조의 성능 향상을 입증하기 위한 모의 실험에서 저주파 부분에서 대략 3dB, 고주파 부분에서 10dB 이상의 성능 향상을 볼 수 있었다. 기존의 연구 결과들과 비교했을 때 잡음 특성을 저주파 부분과 고주파 부분에서 동시에 할 수 있다는 장점을 가지고 있으며 전력이나 면적의 측면에서 초과 비용 없이 쉽게 설계될 수 있다는 장점을 가지고 있다. 또한 DSM의 동작 속도가 증가함에 따라 DSM에서 소모되는 전력이 문제가 될 수 있는데 이 부분을 해결하고자 charge recycling 기법을 사용하였으며 70% 가량의 전력 소모를 줄일 수 있었다.
기존에 많이 연구되었던 직접 디지털 주파수 합성기(DDFS)의 문제점으로 GHz 대역의 고주파 신호를 만들지 못한다는 점, 전력 소모가 많다는 점, 면적이 크다는 점 등의 단점을 들 수 있다. 이러한 단점들을 보완하고자 새로운 구조의 직접 주파수 합성기가 제안되었다. 누산기를 이용한 fractional 분주기, 위상 필터, harmonic locking ILO를 사용한 구조가 제시되었다. 이 주파수 합성기는 $0.13 \mu m$에서 설계가 되었으며 정수 분주를 할 때 고정이 되는 측정 결과를 보여주었다.
