In this paper, a bandpass ADC based on time-interleaved oversampled ADC is introduced. Unlike previous delta-sigma bandpass ADCs that require accurate DACs and high speed analog circuits, the proposed architecture provides bandpass function by time-interleaving 1st-order VCO-based ADCs. The use of VCO-based ADC has the advantage that its resolution is determined by the time-resolution rather than the voltage resolution, thus making it attractive for future low-voltage CMOS processes. The performance of the proposed ADC is theoretically analyzed and simulated in ideal condition as well as in non-ideal condition, in the presence of non-linearity, sampling clock jitter and mismatch. A prototype is implemented in CMOS 65nm technology. The ADC has 8 time-interleaved channels with their sampling frequency of 500MHz, thereby achieving the effective sampling frequency of 4GHz. The measurement results show the maximum SNR of 63.3dB at 1MHz of bandwidth whereas the maximum SNDR is limited due to spurious tones from timing mismatch. The total power consumption of the ADC is 20mW and 6.7pJ/conversion-step of FOM is achieved.
무선통신시스템이 점차 발전함에 따라 주파수 대역(carrier frequency), 대역폭(bandwidth) 그리고 요구되는 신호대 잡음비(SNR)가 모두 다른 여러 표준의 신호를 하나의 수신기만으로 처리하고자 하는 연구가 활발히 진행되고 있다. 이를 위해서는 수신기 자체 특성이 하드웨어적으로 완전히 결정되는 것이 아니라 소프트웨어적으로 필요에 따라 변환이 가능할 필요가 있다. 이러한 개념을 도입하여 소프트웨어적 수신기 (Software-defined radio)의 개념이 제시되었으며, 수신기의 안테나 뒷단에 가장 기본적인 증폭기만 거친 후 바로 아날로그-디지털 변환기(ADC)를 통해 디지털 신호로 바꾸어 신호를 소프트웨어적으로 처리하는 것이 이를 실현하는 가장 기본적이고 대표적인 구조로 제시되었다. 그러나 통신 주파수 대역의 신호를 일반적인 아날로그-디지털 변환기를 통해 디지털화 하는 것에는 큰 기술적, 비용적 부담이 존재하여 현재로서는 이러한 수신기 구조의 실현에 어려움이 있다.
본 논문에서는 여러 개의 전압제어발진기(VCO)를 사용하여 고주파 대역의 신호를 매우 효율적인 형태로 아날로그-디지털 변환하는 알고리즘을 제시하고 성능을 이론적으로 분석하고 실제 회로로 이를 구현하여 측정함으로써 검증하였다. 전압제어발진기를 이용하여 시간기반으로 아날로그-디지털 변환하는 방법은 비교적 최근에 발달한 것으로 CMOS공정이 발달함에 따라 전압기반의 신호처리보다는 시간기반의 신호처리가 더 유리해지고 빨라지게 되어 기존의 전압기반 아날로그-디지털 변환기들에 비해 기술적으로 큰 유리함을 가지기 때문에 각광받아왔다. 그러나 기존의 전압제어발진기를 이용한 아날로그-디지털 변환기들은 낮은 주파수 대역에서만 작은 양자화 잡음(quantization noise)을 가져 낮은 주파수의 신호만을 디지털화할 수 있었던 것에 비하여 본 논문에서 제시한 아날로그-디지털 변환기는 여러 개의 전압제어발진기를 동시에 이용함으로써 고주파 대역에서의 양자화 잡음의 크기를 줄여 고주파 대역의 신호의 디지털화가 가능하게 되었다. 다시 말하여, 최근 CMOS 기술이 크게 발달하여 시간기반의 신호처리가 크게 유리해짐에 따라 전압제어발진기를 이용한 아날로그-디지털 변환기가 기존의 전압기기반 아날로그-디지털 변환기에 비해 많은 장점을 가지게 되었으며 이를 이용하여 시간기반으로 고주파 신호를 아날로그-디지털 변환하는 방법과 회로를 본 논문에서 제시하고 검증하였다.
이러한 구조의 아날로그-디지털 변환기는 본 논문에서 처음으로 제시되고 설계된 구조임에도 불구하고 기존의 고주파 아날로그-디지털 변환기 중에서도 최상의 성능을 가지는 아날로그-디지털 변환기보다 훨씬 더 좋거나 비슷한 성능의 측정결과를 나타내었다. 아직 발전단기 초기에 불과한 점으로 미루어 볼 때, 본 논문에서 이론적 그리고 측정결과를 통해 확인된 몇 가지 취약점들을 보완하여 보다 더 발전된 형태로 설계된다면 현재보다도 훨씬 더 우수한 성능을 보일 수 있을 것이며, 이를 기반으로 하여 소프트웨어적 수신기의 현실화도 기대할 수 있을 것이다.
