서지주요정보
Timing analysis and optimization of sequential circuits with dual-edge-triggered flip-flops = 듀얼-에지-구동 플립플랍을 이용한 순차 회로의 타이밍 분석과 최적화
서명 / 저자 Timing analysis and optimization of sequential circuits with dual-edge-triggered flip-flops = 듀얼-에지-구동 플립플랍을 이용한 순차 회로의 타이밍 분석과 최적화 / Chung-Ki Oh.
저자명 Oh, Chung-Ki ; 오충기
발행사항 [대전 : 한국과학기술원, 2009].
Online Access 원문보기 원문인쇄

소장정보

등록번호

8020063

소장위치/청구기호

학술문화관(문화관) 보존서고

MEE 09042

SMS전송

도서상태

이용가능

대출가능

반납예정일

초록정보

Owing to the continually shrinking feature sizes, the higher clock frequencies, and the simultaneous growth in complexity, the problem of saving clock network power is getting formidable task. In modern VLSI circuits with power dissipation, the clock tree uses at least 30% of the total power and may even reach 50%. In the design of low power VLSI circuits, both dual-edge-triggered flip-flop (DETFF) and clock gating can be used in order to save clock network power of the circuits. The main advantage of using DETFF is that it can support constant data throughput with only half the clock frequency, and clock gating can reduce the clock power by shutting off clocks to circuits that are not being used. Since DETFF implementations hardly have symmetric timing characteristics, DETFF-based circuits cause more timing loss and more complex timing analysis than conventional single-edge-triggered flip-flop (SETFF). At the first part of this work, I proposed static timing analysis method for DETFF-based circuits with clock gating. At the second part, duty-ratio optimization method is proposed, so that timing loss of DETFF-based circuits with clock gating can be minimized.

VLSI 공정 기술이 발달하면서 feature size의 감소와 동작 주파수의 증가는 wire에서 소비하는 스위칭 전력을 심각하게 만들었으며, 이 중에서도 스위칭 확률이 1.0인 clock network에서의 소비 전력의 심각성이 특히 두드러진다. Dual-edge-triggered flip-flop (DETFF)은 single-edge-triggered flip-flop에 비해 절반의 동작 주파수로도 같은 처리량을 제공할수 있기 때문에 clock network에서의 소비 전력을 반으로 줄일 수 있다. 또한 clock gating을 사용하면 유효한 값을 계산하지 않는 flip-flop으로 들어가는 clock 신호를 차단하여 flip-flop에서 clock 스위칭에 의한 전력 소모를 줄일 수 있다. 하지만 DETFF는 비대칭적인 타이밍 특성을 갖기 때문에 clock gating에 의해 비대칭적인 clock을 생산하고, 이것은 타이밍 손해를 야기할 뿐만 아니라 기존의 timing analysis로 동작을 확인할 수도 없게 한다. 이를 해결하고자, 본 연구에서는 DETFF와 clock gating을 사용하는 회로에 적용할 수 있는 timing analysis와 타이밍 손해를 최소화하는 duty-ratio 최적화 방법을 제안하였다. Clock gating으로 생산되는 비대칭 clock에 의해 회로에는 여러 개의 delay constraint가 존재하게 되는데, 제안한 timing analysis에서는 단순히 이들 중 최소값을 선택하는 것이 아니라 조건부로 선택하는 방법을 통하여 보수적인 결과를 피하도록 하였다. Duty-ratio 최적화에서는 의해 여러 개의 delay constraint 중 최소값을 최대화 시켜서 clock gating에 의한 타이밍 손해를 최소화하도록 하였다.

서지기타정보

서지기타정보
청구기호 {MEE 09042
형태사항 vii, 49 p. : 삽도 ; 26 cm
언어 영어
일반주기 저자명의 한글표기 : 오충기
지도교수의 영문표기 : Young-Soo Shin
지도교수의 한글표기 : 신영수
학위논문 학위논문(석사) - 한국과학기술원 : 전기및전자공학전공,
서지주기 References : p. 47-49
주제 dual;edge;flip-flop;timing;analysis
듀얼;에지;플립플랍;타이밍;분석
QR CODE qr code