With the decrease in feature sizes for nanoscale CMOS technologies, the influence of process variations caused by imperfections of mask and manufacturing process becomes increasingly important. Process variations can be classified into die-to-die and within-die variations. When die-to-die variations are critical, conventional static timing analysis (STA) handles variability by analyzing a circuit at multiple process corners. However, within-die variations are becoming a non-negligible component of total variations in recent technologies. Conventional STA with within-die variations becomes very passimistic and no longer hold the conservative property. This has eventually led to Statistical static timing analysis (SSTA). Unlike combinational circuits, when considering sequential circuits in SSTA, the correlation between the combinational logic and clock network must be considered as well as the delay variation in clock network due to process variation. Our experiment shows that the correlation of clock network causes difference of the maximum timing yield from 2% to 9% in sequential circuits. However, in such that case, the timing analysis becomes more complex. We propose timing yield analysis of sequential circuits considering clock network algorithm. This algorithm handle the correlation sequential circuit due to clock network as well as the correlation of combinational circuit. Experimental results show that the proposed method provides a speedup of about 13 $\times$ on average and error of less than 1% compared to Monte Carlo simulation.
공정기술이 발달하면서 공정 처리 과정이나 마스크의 불완전성으로 인해 야기되는 process variation 의 영향이 회로의 타이밍 분석에 중요한 요소가 되었다. 이 process variation 은 크게 die-to-die 와 within-die variation 으로 분류할 수 있다. 타이밍 분석에서 die-to-die variation 이 큰 영향을 주었을 때에는 일반적인 STA 방식으로 여러 프로세스 코너들을 다루어 왔다. 하지만, 최근에는 within-die variation 이 전체 variation 중에서 비중이 점차 증가하고 있으며 타이밍 분석에서 더 이상 무시할 수 없는 상태가 되었다. 일반적인 STA 방식으로 within-die variation 을 고려한 타이밍 분석을 할 경우, 그 결과는 pessimistic 하고, STA 방식의 특성인 conservative 한 결과를 더 이상 기대할 수 없게 된다. 그래서 within-die variation 을 위해 SSTA 방식을 사용하게 되었다. 조합회로에서의 타이밍 분석과는 달리, 순차회로에서의 SSTA 방식은 process variation 으로 인한 클락 네트워크의 딜레이 variation 뿐만 아니라 조합회로와 클락 네트워크 사이의 correlation 을 고려해야 한다. 우리는 실험을 통해 순차회로에서 클락 네트위크의 correlation 이 2% 에서 9% 까지 최대 타이밍 수율의 차이를 일으키는 원인이 된다는 것을 확인할 수 있었다. 그러나 이같이 모든 correlation 을 고려하는 타이밍 분석은 매우 복잡하게 되어 문제를 해결할 수 없게 된다. 우리는 클락 네트워크를 포함하고 그때 발생하는 correlation 을 고려하는 타이밍 분석 알고리즘을 제안한다. 이 알고리즘은 조합회로에서의 correlation 과 클락 네트워크로 인해 생기는 correlation 을 모두 고려하여 타이밍 수율을 얻을 수 있게 하고, 이때 크게 증가하는 런타임을 줄이기 위한 방법도 소개한다. 실험 결과는 몬테 카를로 시뮬레이션과 비교하여 1% 미만의 오차를 보이고, 런타임은 13배 이상 좋아지는 것을 확인할 수 있었다.
