Cell based design broadly used for designing ASIC because of its high performance, low power consumption, high density. However, its design cost increases exponentially as feature size getting smaller and smaller. The two main factors for this increase are engineering cost & mask cost. The total number of transistors increases with technology scaling so design becomes complicated. In the mask case, mask carving cost increases because of RETs (OPC, PSM, etc.) from the 100nm technology. In addition, mask cycle time also increases so the time-on-market becomes too long. To solve these problems - increasing cost and time-on-market- we can consider array based designs like gate array, FPGA, etc. Array based design has very low NRE cost and short time-on-market. In addition, its structure is regular so that we need not to spend on calculating OPC, PSM, etc. However, these array based designs are very slow, or too area wasting, so these can’t substitute cell based design. Recently, structured ASIC has been developed to reduce gap between array based design and cell based design. However, several conventional approaches are not enough to alternate cell based design yet because of its area overhead. In this thesis, we propose new structured ASIC which is much smaller than conventional method and its logic synthesis flow. Our proposed cell is much faster than conventional via programmable cells because it is programmed by contact positioning not via. Moreover, we suggest technology mapping which adjusts cell packing characteristics so that total area can be reduced. We succeed to balance the circuit with gate statistics of the circuit and the results showed only 27% area increase for an average while conventional approaches shows 300% area increase for an average.
ASIC회로 설계에서는 cell based design이 널리 쓰이고 있다. 이는 cell based design의 저전력, 고성능, 고집적이라는 장점 때문이다. 하지만, 공정이 발전하고 CMOS 회로의 집적도가 높아짐에 따라 회로 설계하는 데에 드는 비용이 크게 증가하고 있다. 주요 원인으로는 설계 비용과 마스크 비용의 증가를 들 수 있다. 설계 비용의 증가는, 집적도가 높아짐에 따라 트랜지스터의 개수가 많아짐에서 오는 설계의 어려움이고, 마스크 비용의 증가는 정확한 노광을 위한 세밀한 마스크작업에 따른 복잡도의 증가라고 할 수 있다. 게다가, 마스크 제작 시간이 늘어남에 따라서 time-on-market이 길어지고 있는 추세이다. 이는 점점 cell based design을 설계하기 어렵게 만드는 점으로 작용하고 있다. 대안으로서, 비교적 규칙적인 구조를 가지고 있는 array based design을 꼽을 수 있다. 대표적인 예로, gate array와 FPGA를 들 수 있겠다. 하지만, array based design도 속도와 파워, 면적에서 좋지 않은 결과를 보여주기 때문에 cell based design을 대체하기에는 무리가 따른다. 이러한 차이를 해소하고자 최근에 structured ASIC이라는 것이 대두된다. 하나의 셀을 규칙적으로 배열하여 모든 회로를 구현하고자 하는 것을 기본 골자로 삼는다. 하지만, 아직까지는 cell based design에 가까운 성능을 내지 못하고 있는 실정이다. 따라서 본 연구에서는, 기존 structured ASIC의 단점을 극복하여, cell based design에 근접한 성능을 내면서, 생산 비용을 훨씬 절감할 수 있는 새로운 방법을 제안하고자 한다. 기존의 via로 셀의 기능을 바꾸었던 구조와 달리, contact를 이용해 프로그램 가능하게 하였고, morphed regular architecture를 이용하여 논리회로와 순차회로에 대해 따로 생각할 수 있게 하였다. 그리고 기존에 structured ASIC에서 고려하지 않은 테크놀로지 매핑 단계에서 더 좋은 결과를 내기 위한 방법을 제시하였다. 실험 결과를 살펴보면, standard cell design에 비해 기존의 structured ASIC이 3배 이상의 area overhead를 보이는 반면, 27%의 area 증가만이 보이는 것을 알 수 있었다. 또한, 타이밍은 38%가 증가하였다.
