Context-adaptive variable length coding (CAVLC) is one of two entropy codings for quantized transform residues in h.264. CAVLC, which is a lower-complexity alternative to Context-adaptive binary arithmetic coding(CABAC) for the coding of quantized transform coefficient values. Because CAVLC is a lower efficiency entropy coding, CABAC is prefer to CAVLC in main or high profile.
But, in 2007, 7. Version(April 2007) amendment containing the addition of High 4:4:4 Predictive and four Intra-only profiles (High 10 Intra, High 4:2:2 Intra, High 4:4:4 Intra, and CAVLC 4:4:4 Intra) are released. These profiles are four additional all-Intra profiles, which are defined as simple subsets of other corresponding profiles. These are mostly for professional (e.g., camera and editing system) applications. So, a high performance CAVLC also is required.
Pipeline architecture of previous works has good performance. Because of double buffering, hardware cost is high. Therefore the statistic buffer should be one for low cost. We have proposed the high-performance and low-cost CAVLC architecture with one statistic buffer. The proposed architecture is similar to the pipeline architecture, but just one statistic buffer with fast scanning. So, cycle per MB is similar to the pipeline architecture, but the number of gate count is lower than the pipeline architecture.
H.264는 비디오 영상 코덱으로서 많은 멀티미디어 제품에서 지원하고 있습니다. Context-adaptive variable-length coding (CAVLC)는 H.264 인코더의 엔트로피 코딩 중에 하나로 H.264 표준의 대부분 프로파일에서 지원하고 있습니다. 근래에 고성능 CAVLC에 대한 필요성이 대두 되고 있습니다. 그 예로 Camera editing system 같은 전문 영역에 쓰이게 될 CAVLC 4:4:4 Intra Profile은 기존의 4:2:0 profile에 비해 2배의 연산을 필요하게 됩니다. 그리고 Multi-channel Codec 같이 여러 대의 카메라에 나오는 영상을 하나의 Codec에서 encoding을 할 경우에도 많은 연산을 요구하게 됩니다.
기존의 고성능을 위한 pipeline 구조의 CAVLC도 있지만 많은 하드웨어를 요구하는 단점이 있습니다. 그러므로 pipeline 구조의 CAVLC와 같이 고성능을 유지하면서 더 적은 하드웨어를 요구하는 CAVLC에 대한 필요성이 대두되고 있습니다.
기존의 CAVLC은 Scanning을 하는데 16 clock cycle이 걸립니다. 그 이유는 4 $\times$ 4 sub-block에는 16개의 계수가 있으며, 한 계수를 Scanning 하는데 1 clock cycle이 걸리기 때문입니다. 4 $\times$ 4 sub-block을 coding 하는데 평균적으로 5 clock cycle이 걸린다고 했을 때에 Coding에 비해 상대적으로 Scanning이 많은 clock cycle을 소비하게 됩니다. 그러므로 Scanning을 할 때 4개의 계수를 동시에 처리한다면, 4 clock cycle 안에 Scanning을 끝낼 수가 있습니다.
그러나 4개의 계수를 동시에 처리하는 Scanning 부분과 Coding 부분을 단순히 직렬로 연결하는 구조는 고성능을 내기는 어렵습니다. 그러므로 Scanning과 Coding을 동시에 함으로써 성능을 높일 수 있습니다. 제안한 구조는 pipeline 구조와 비슷하지만, 통계 자료 버퍼의 크기가 pipeline 구조의 50% 정도이기 때문에 하드웨어 cost가 상당부분 줄어들게 됩니다. 실제로 pipeline 구조의 경우, 통계 자료 버퍼의 크기가 전체 CAVLC의 70% 정도를 차지합니다.
결론적으로 제안한 구조는 pipeline 구조와 비슷한 성능을 내면서 하드웨어 cost가 pipeline 구조에 비해 35% 정도 줄어 듭니다. 또한 통계 자료 버퍼의 하드웨어 일부 중 shift register을 register file로 교체함으로써 추가적으로 하드웨어 cost를 줄일 수 있었습니다.
