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Efficient hardware architecture for mode decision in H.264/MPEG-4 AVC encoder = H.264/MPEG-4 AVC 부호화기에서의 모드 결정을 위한 효율적인 하드웨어 구조
서명 / 저자 Efficient hardware architecture for mode decision in H.264/MPEG-4 AVC encoder = H.264/MPEG-4 AVC 부호화기에서의 모드 결정을 위한 효율적인 하드웨어 구조 / Sung-Jin Kim.
저자명 Kim, Sung-Jin ; 김성진
발행사항 [대전 : 한국과학기술원, 2009].
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초록정보

H.264/MPEG-4 AVC is the most outperforming video standards with a lot of helpful coding tools. However it takes huge amount of computational complexity and memory access especially in mode decision procedure, intra and inter prediction which makes it difficult to design a hardware encoder architecture for real-time encoding for high-quality specification. In this paper, we proposed architecture for efficient mode decision in H.264/MPEG-4 AVC Encoder for SDTV specification. The proposed IME hardware adapts zig-zag scan for full data reuse and SAD adder tree for fast one-access 4×4 SAD generations. Novel FME architecture also proposed in this paper by applying data reuse and parallel fractional pel generation. It also proposed unified intra predictor generator which is especially efficient for I16MB plane mode without any additional hardware. Based on proposed mode decision engine, this paper proposed 3-stage pipelined mode decision architecture which can share the reference and current pels SRAMs. The whole architecture can process SDTV (720 × 480) 4:2:0 30 Hz video in real time, at the operating frequency of 130MHz. The transistor count is 132K, and the core size is 2.2 mm × 2.2 mm under Samsung 0.18-μm CMOS technology.

H.264/MPEG-4 AVC는 많은 유용한 기능들을 포함하는 현재 최고의 성능을 가진 비디오 코덱이다. 하지만 특히 고화질 영상들의 실시간 부호화기의 하드웨어를 설계하는데 큰 어려움을 주는 인트라와 인터 프리딕션과 같은 모드 결정 과정은 많은 양의 연산과 메모리 접근을 필요로 한다. 본 논문에서는 SDTV영상을 위한 H.264/MPEG-4 AVC 부호화기에서의 효율적인 모드 결정구조에 관해서 제안한다. 제안된 IME 하드웨어는 최대의 정보 재사용을 위한 지그재그 검색과 빠른 한번에 통과하는 4×4 SAD의 생성을 위한 SAD 덧셈기 트리를 채택한다. 정보 재사용과 병렬적인 분수 픽셀 생성을 바탕으로 한 새로운 FME 구조또한 본 논문에서 제시되고 있다. 또한 다른 추가적인 하드웨어가 필요 없는 특히 I16MB 평면 모드에 효율적인 통합 인트라 예측값 생성기를 제안한다. 앞에서 제안한 모드 결정 장치들을 바탕으로, 본 논문에서는 참조 픽셀과 현재 픽셀 SRAM을 공유할 수 있는 3 단계로 파이프라인된 모드 결정 구조를 제안한다. 전체 구조는 SDTV (720 × 480) 4:2:0 30Hz 비디오를 130MHz에서 실시간으로 처리할 수 있다. 트랜지스터의 개수는 132K이고, 코어의 크기는 삼성 0.18μm CMOS 공정으로 합성한 결과 2.2 mm × 2.2 mm이다.

서지기타정보

서지기타정보
청구기호 {MEE 09008
형태사항 viii, 63 p. : 삽도 ; 26 cm
언어 영어
일반주기 저자명의 한글표기 : 김성진
지도교수의 영문표기 : In-Cheol Park
지도교수의 한글표기 : 박인철
학위논문 학위논문(석사) - 한국과학기술원 : 전기및전자공학전공,
서지주기 References : p. 56-58
주제 H.264;Mode Decision;Intra;Inter;Hardware
H.264;모드 결정;인트라;인터;하드웨어
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