FET is the most attractive scheme for an integrated system. Formation of short channel for FET is one of the most important issues in microelectronics. Although previously reported lithographic techniques are interesting and often effective, most of those methods are expensive, time consuming and not easily amenable to mass production. Therefore, low cost and high throughput patterning with large area is essential to the fabrication and commercialization of a variety of nano-sensors or nano device.
In this thesis, a simple method combining nanoimprint and soft lithography is developed to fabricate short channel field effect transistor. Precise nano patterning with spatial control on a large area is achieved by combined lithographic techniques. Large numbers of short devices with 500 nm channel length can be obtained without the need of complex tools. In other words, this combined lithography has the enormous benefit of being able to fabricate transistors with significantly shorter gate lengths than those feasible with the resolution of the available photolithography. Semiconducting single walled carbon nanotube FET (CNT FET) device is produced to achieve quasi-ballistic operations for molecular transistors. The output characteristic of CNT FET shows clear unipolar p-type behavior, high on-current value ($10^{-3}$A), and high on/off-current ratio ($10^5$). The highly length-scaled FET can deliver nearly ballistic currents for transistor operations in the on state. Compared with the device fabricated by photolithography, the device represents higher saturation drain current ($10^4$ fold increase), higher on/off-current ratio value (10 fold increase), and lower power consumption (0.5V of gate bias). These improved characteristics results from high aspect ratio channel (W/L=20). Combined lithographic technique would provide significant advantages of low cost and high efficiency to fabricate short channel.
By controlling size of the nano patterns from etching process, various channel length can be obtained. These channels are compatible with standard CMOS components for applications of integrated chip. Thus, the simple fabrication technique described in this thesis can easily be applied to other materials for obtaining ultra-miniaturized devices, including nanowires and nanorods.
전계 효과 트랜지스터는 현대 집적회로에서 주류를 이루고 있는 소자로 소자 제작 공정에서 가장 중요한 목표 중 하나는 트랜지스터의 채널 길이를 나노 크기로 줄여 소자의 성능을 향상시키는 데에 있다. 그러나 나노 크기의 채널을 구현하기 위한 기존의 여러 리소 공정방법들은 단가가 매우 비싸거나, 빛의 산란 등 기술적 한계가 존재한다. 따라서, 본 연구에서는 나노 임트린트와 소프트 리소그라피를 이용하여 기존의 리소 공정보다 단가가 싸고 절차가 간단하면서도 나노 크기의 채널을 형성할 수 있는 효과적인 전계 효과 트랜지스터 제작 방법에 대하여 구체적으로 기술하고자 한다.
먼저, 기판 위에 탄성을 가지는 PDMS몰드를 사용하여 폴리머 패턴을 제작한다. 형성된 500 nm 크기의 폴리머 패턴을 에칭 마스크로 삼아 두 번의 에칭 과정을 거친 후 기판의 일부를 선택적으로 제거하면 500 nm 크기의 채널이 대면적에 만들어진다. 이 공정은 초기 폴리머 패턴의 크기에 따라 채널의 길이가 결정되므로 마스크 제작 없이도 나노 부터 마이크로 까지 원하는 크기의 채널을 만들 수 있다는 장점이 있다. 반도체 성 탄소나노튜브를 채널 물질로 도입시켜 소자의 전기적 특성을 확인한 결과, 500 nm의 짧은 채널 길이와 채널의 가로세로 비가 20인 소자의 경우 포화 드레인 전류 값은 $10^{-3}A$, 온/오프 전류 비율이 $10^5$ 값을 가짐을 알 수 있었다. 이것은 광학 리소 공정으로 제작한 소자와 비교하였을 때, 포화 드레인 전류 값이 $10^4$ 배, 온/오프 전류 비율이 10배, 채널의 가로세로 비가 33배 향상된 것임을 확인하였다. 이에 따라 짧은 채널 길이와 채널의 가로세로 비가 클수록 소자의 성능이 향상됨을 증명하였다.
따라서 이러한 나노 임프린트와 소프트 리소그라피를 결합한 트렌지스터 제작 방법은 기존에 시도 되지 않았던 새로운 채널 형성 방법으로, 본 연구를 통해 나노 크기의 채널 조절이 정확하고 자유로울 뿐 아니라 소자의 성능을 향상시킬 수 있는 전계 효과 트랜지스터 제작 기술을 확립하였다.
