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Design of low jitter DLL/PLL for on-chip and off-chip synchronizations = 칩 내부 및 칩 외부 동기화를 위한 낮은 지터의 DLL/PLL 설계
서명 / 저자 Design of low jitter DLL/PLL for on-chip and off-chip synchronizations = 칩 내부 및 칩 외부 동기화를 위한 낮은 지터의 DLL/PLL 설계 / Byung-Guk Kim.
저자명 Kim, Byung-Guk ; 김병국
발행사항 [대전 : 한국과학기술원, 2008].
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초록정보

Synchronization is an important design consideration in most communication and digital processing systems. In synchronous systems, event-oriented operations necessitate the use of clock information. Digital processing systems achieve internal synchronization with clocking. This thesis refers the internal synchronization as on-chip synchronization. For external synchronization in communication systems, a transmitter and receiver need timing alignment between clock and data. This external synchronization is referred as off-chip synchronization in this thesis. For timing alignment of the clock, synchronous systems need feedback loops such as DLL (Delay-Locked Loop) and PLL (Phase-Locked Loop). The DLL is used to align phase in most applications of on-chip synchronization since its stable system allows easy design compared to the PLL. The PLL is required for frequency synthesis in off-chip synchronization applications. Synchronization performance can be evaluated with a BER (Bit-Error Rate) and maximum operating frequency of the system. It directly depends on signal quality in the time domain. Clock jitter measured in the time domain is an important performance parameter of signal quality. This dissertation presents design techniques for low jitter DLL and PLL in applications for on-chip and off-chip synchronizations. The DLL is used to synchronize local clocks with a global clock in the clock distribution network. The proposed DLL has a jitter reduction technique to suppress jitter in noisy environments. It controls the loop response mode by monitoring the magnitude of input jitter caused by supply noise. This technique varies the probability which tracks input phase error. As a result, it reduces the output jitter of the DLL due to low statistical variance of input phase error and narrow effective loop bandwidth. The DLL is implemented in a 0.13μm CMOS process. Under noisy environments, the output clock of 1GHz has 4.58ps RMS and 29ps peak-to-peak jitter. The output clock of 500MHz under noisy environments has 2.92ps RMS and 20ps peak-to-peak jitter. The PLL achieves synchronization in the transmitter and receiver by means of frequency synthesis. A fractional-N PLL allows frequency modulation with fine resolution. It can provide more tolerance for frequency offset in a CDR (Clock and Data Recovery) system. It can also be used to spread the output clock spectrum in a SSCG (Spread-Spectrum Clock Generator). This dissertation presents a digital filtering technique to attenuate high frequency quantization noise from a delta sigma modulator. The digital filter, which can be implemented as an averaging filter or higher-order FIR filter, provides noise attenuation poles in out-of-band of the PLL without stability degradation. The fractional-N PLL implemented in a 0.18μm CMOS process has the output clock with 8.8ps RMS and 68ps peak-to-peak jitter.

대부분의 통신 및 디지털 프로세서에서 동기화는 매우 중요한 설계 고려사항이다. 동기 시스템은 클럭 정보를 필수적으로 사용한다. 디지털 프로세서의 클럭 분배방은 칩 내부를 동기화시키는 것이고, 통신 시스템에서 송신단과 수신단 간의 데이터 통신은 칩 외부를 동기화시키는 것이다. 칩 내부 동기화를 맞추기 위해 DLL이 사용되고, 칩 외부 동기화를 맞추기 위해 PLL이 사용된다. 칩 내부 및 칩 외부 동기화를 맞추는 시스템에서 지터는 시스템의 성능에 큰 영향을 미치는 변수이다. 본 논문은 칩 내부 및 칩 외부 동기화를 위해 사용되는 DLL과 PLL의 지터를 줄이는 설계 기법을 제안한다. 디지털 시스템에서의 전원잡음은 DLL에 입력되는 지터의 크기를 증가시킨다. 제안하는 DLL은 잡음 환경에서 지터를 줄이는 기법을 갖는다. 지터 감소 기법은 큰 입력 지터에 대해서는 입력 위상 오차를 수정하기 위한 루프를 반응시키고, 작은 입력 지터에 대해서는 루프의 반응을 멈추도록 한다. 입력 지터에 대해 선택적으로 루프를 반응시키는 행위는 시영역 및 주파수영역에서 지터 감소 효과를 예측할 수 있다. 시영역에서는 입력 위상 오차의 통계적인 분산값이 줄어드는 효과가 있고, 주파수영역에서는 루프 대역폭이 낮아지는 효과를 가진다. 줄어든 위상 오차 분산값과 낮은 루프 대역폭은 DLL의 출력 지터를 줄이게 된다. DLL은 0.13μm CMOS 공정에서 제작되었다. 제안하는 DLL의 지터 감소 효과를 증명하기 위해, 잡음 환경 하에서 실험이 행해졌다. 출력 주파수가 1GHz일 때, 지터의 RMS값은 4.58ps이고 최대값은 29ps이다. 출력 주파수가 500MHz일 때, RMS 지터는 2.92ps이고 지터 최대값은 20ps이다. 칩 외부 송수신단의 BER 성능을 향상시키기 위해 PLL은 낮은 지터를 갖도록 설계되어야 한다. 대부분의 경우에 PLL은 비교적 잡음이 매우 적은 전원을 사용한다. 낮은 지터의 클럭을 생성하기 위해 PLL의 내부 잡음들을 최소화해야 한다. PLL의 여러 내부 잡음들 중에서 델타 시그마 변조기에 의한 잡음은 PLL 위상 잡음에 상당한 영향을 미친다. 제안하는 디지털 여파기는 델타 시그마 변조기에 의한 PLL 위상 잡음을 줄인다. 디지털 여파기는 PLL 루프 대역폭을 벗어나는 고주파 영역에서의 위상 잡음을 감쇠시킨다. 디지털 여파기는 평균화 여파기 혹은 고차 FIR 여파기로 구현될 수 있다. 디지털 여파기의 사용은 위상 잡음, 출력 주파수 합성 범위, 최대 출력 주파수, 시스템 안정도, 설계 복잡도 등의 PLL의 전반적인 성능을 향상시킨다. PLL은 0.18μm CMOS 공정에서 제작되었다. PLL의 출력 지터는 8.8ps RMS값과 68ps 최대값을 갖는다.

서지기타정보

서지기타정보
청구기호 {DEE 08035
형태사항 viii. 99 p. : 삽도 ; 26 cm
언어 영어
일반주기 저자명의 한글표기 : 김병국
지도교수의 영문표기 : Lee-Sup Kim
지도교수의 한글표기 : 김이섭
수록잡지정보 : "A 20Gb/s 1:4 DEMUX without Inductors and Low-Power Divide-by-2 Circuit in 0.13μm CMOS Technology". IEEE Journal of Solid-State Circuits, v.43 no.2, pp. 541-549(2008)
학위논문 학위논문(박사) - 한국과학기술원 : 전기및전자공학전공,
서지주기 References : p. 96-99
주제 synchronization;jitter;phase noise;DLL;PLL
동기화;지터;위상 잡음;DLL;PLL
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