In this dissertation, the concept of power aware optimization is proposed for designing multi-standard frequency synthesizer based on phase-locked loop in a single chip. To prove the proposed concept, a multi-standard frequency synthesizer based on PLL (FS-PLL) is designed for Bluetooth, Zigbee (802.15.4), and WLAN (802.11b) at 2.4 GHz ISM band as a test-bed. Simulated results show that specifications for each standard are satisfied without any degradation of figure of merit (FOM) such as power consumption and silicon area.
Each building block of the proposed FS-PLL is designed as follows. A fully differential charge pump is designed having small UP/DN current mismatches and its current is controlled by the constraint of pass-band noise specification. A modified dual path loop filter is proposed to reduce the component size by almost twenty times compared to counterparts of the conventional structure. This alleviates silicon area concerns helping us to easily integrate a loop filter in a single chip. To ensure the wide variation of phase noise, the power consumption of VCO is controlled by a MOS switched tail current source from 1 mW to 18 mW corresponding to 13 dB phase noise difference. Thus, the designed VCO maintains almost constant FOM over the range of its power consumption. That is the ultimate goal of this thesis so-called the concept of power aware optimization. In addition, it is found that an optimum current mirror ratio between the VCO core and the bias circuit exists for low phase noise under a fixed current budget. Contrary to the conventional beliefs that current in the VCO must be maximized for low phase noise, it is shown that the designers must be careful of the current allocation in current mirror to minimize the phase noise. The fabricated VCO has 3~4 dB higher FOM compared to the um-optimized VCO. This is another useful optimization method for achieving a low phase noise VCO in a given current budget.
In particular, for narrow channel communication systems, close-in phase noise of a VCO degrades the communication quality (such as signal to noise ratio in Rx path or error vector magnitude in Tx path) seriously. Therefore, a new close-in phase noise enhanced VCO is proposed at 500 MHz. This VCO uses V-NPN as a current source transistor instead of NMOS because 1/f noise of the current source deteriorate the close-in phase noise of the VCO and V-NPN has significantly lower 1/f noise profile compared to NMOS. A brief modeling of V-NPN has accomplished for its circuit applications. The proposed VCO is superior to the conventional one by 7.8 dB at 10 kHz offset frequency.
근거리 개인 무선 통신 시스템을 지원하는 단말기의 수요가 급증함에 따라 단말기의 모든 구성 요소들에 대한 소형화, 직접화, 휴대화에 대한 연구가 많은 진보를 이루고 있다. 특히 사용자들은 하나의 단말기로 여러 가지 용도(multi-standard; multi-mode, multi-band)를 한번에 이용할 수 있기를 원하고 있으며, 이런 욕구들이 이른바 단말기들의 ‘융합(convergence)’의 개념에 더욱 추진력을 실어주고 있다. 단말기의 융합에 따른 문제점에는 여러 가지가 있겠으나, 그 중 물리계층에 있어 단말기의 가격과 성능을 결정하는 중요한 요인 중 하나가 바로 송수신기이다. 송수신기를 살펴보면 주요 구성 요소로서 안테나, 전력 증폭기, 주파수 합성기, 베이스 밴드 처리기, 디지털 변복조기 등이 있으며, 이중 송수신기의 융합에 가장 걸림돌이 될 것으로 예상 할 수 있는 것이 바로 주파수 합성기이다. 이는 한 개의 주파수 합성기로 융합에 따른 필수적인 다양한 통신 주파수를 서로 다른 무결성(signal integrity)으로 합성할 수 있어야 하며, 저전력, 저가격, 작은 면적으로 구현해야 하는 설계의 어려움에서 기인한다.
이에 위 논문에 소개된 전력 적응형 방식으로 설계한 주파수 합성기가 다 표준, 다기능, 다중 대역에 적합한 방식이라 제안하는 바이다. 전력 적응형이라 함은 신호의 무결성(이 경우 위상 잡음으로 대표한다)이 전력 소비에 대해 유연하게 변화하는 방식을 일컬으며, 그에 따른 성능 지표(figure-of-merit)가 모든 표준 영역에 걸쳐 일정하게 유지되는 것을 의미하게 된다. 제안한 전력 적응형 방식의 설계를 검증하기 위해, 2.4-GHz 상용 주파수 대역의 3가지 표준 ― Zigbee(802.15a), Bluetooth, WLAN(802.11b) 에 적합한 전력 적응형 주파수 합성기의 원형(prototype)을 제안 및 설계하였다. 설계된 위상 고정 루프 방식의 주파수 합성기는 각 기능 블록들의 전력 소모에 대한 잡음을 제어하는 방식으로 전체 주파수 합성기의 위상 잡음을 최적화 한다. 분주기, 위상비교기, 전압 제어 발진기 등의 성능이 전력 소모에 따라 최대한 가변 할 수 있도록 설계하여 각 표준에 맞는 성능을 전력 소모의 낭비 없이 하나의 주파수 합성기로서 제공할 수 있게 설계하였다.
특히 위상 고정 루프 방식 주파수 합성기의 위상 잡음에 결정적인 영향을 끼치는 전압 제어 발진기(voltage-controlled oscillator)에 대해 깊이 있게 조사하며, 몇 가지 주요한 상황에 적합한 전압 제어 발진기를 설계 및 구현하였다. 첫째로, 좁은 대역폭을 사용하는 통신 시스템을 위한 기저대역 위상 잡음(close-in phase noise)이 적은 수직형 바이폴라 트랜지스터(V-NPN)를 전류 소스로 사용하는 전압 제어 발진기를 구현하였다. 기저대역 위상 잡음은 주로 전류 소스의 플릭커 노이즈(flicker noise)에 의해 영향을 받으며, 상대적으로 적은 플릭커 노이즈를 가지며, 깊은 엔 웰 CMOS 공정에 기생하는 수직형 바이폴라 트랜지스터를 전류 소스로 사용하여 줄일 수 있었다. 두번째로, 최적 전류 분배비를 이용한 전압 제어 발진기이다. 사용할 수 있는 전력이 제한된 경우, 전압 제어 발진기의 바이어스 회로와 발진 회로부의 최적 전류 분배비가 존재함을 밝혔으며, 이는 발진 회로부에 최대한의 전류를 분배하는 기존의 방식에 비해 3 dB 이상의 성능 지표 개선 효과를 얻었다. 마지막으로, 위상 잡음을 크게 변화시킬 수 있는 차동 전압 제어 발진기를 구현하였다. 전력 소모에 따라 최대 13 dB의 위상 잡음 차이가 있으며, 성능 지표를 일정하게 유지는 특성을 가짐으로써 궁극적으로 다 표준 위상 고정 루프 방식 주파수 합성기에 적합한 전압 제어 발진기를 구현하게 되었다.
나아가 위의 결과물을 바탕으로 다 표준 위상 고정 루프 방식 주파수 합성기를 구현하게 된다면 머지 않아 다가올 단말기 ‘융합’의 시대에 발 빠르게 대처함은 물론 기술적 우위를 점할 수 있을 것으로 기대된다.
