The speed of Dram has been increased rapidly with the development of various multi-media applications. It is important that data is transfered and received without the distortion of the one in high speed interface. The object of this research is the slew rate control of output driver using in Dram.
To transfer data in Gb/s interface, it has to be considered that the factor, which is like as PVT variation, I/O component capacitance reduces the data margin. Because, slew rate is varied over these factors. High slew rate of output driver makes low noise margin due to SSO noise (Simultaneous-Switching Output noise). Low slew rate reduces data eye and leads to ISI (Inter-Symbol Interference). Above two cases lead to reduce data margin. So if slew-rate is changed sensitively by a certain variable, output driver can’t transfer the data stably. This is the reason that slew rate has to be constant and moderated for high speed output driver in PVT, I/O capacitance variation.
Many researches about slew rate control over PVT variation have performed. There are several methods like that compensation using PLL[1], compensation using replica bias circuit[2], compensation using capacitive feedback[3]. But the compensation method using capacitive feedback is not suitable for Gb/s interface, because the circuit for detecting PVT environment is not existed. whenever each rising and falling edge of data is occurred, the compensation process has to be followed. So it makes limitation to reduce compensation time. The compensation method using PLL is difficult to apply to dram output driver which is formed of coded driver. Because slew rate control circuit has large area.
Output driver is composed of main driver, pre-driver. Generally, Pre-driver controls the slew rate. Turning on and off the PMOS and NMOS gate of main driver using pre-driver, the slew and driving strength of main driver is adjusted. This research is on this basic. Conventional slew rate controlled output driver keeps constant slew rate. But duty cycle is varied over process variation. Although slew rate control is performed to guarantee larger data margin, duty cycle variation makes smaller data margin on the contrary. This research makes better the coded output driver controlling slew rate and duty cycle. Output driver is designed for 3Gb/s and in 0.18um CMOS process.
다양한 multi-media 기기들의 발전과 함께 Graphic dram의 speed가 빠르게 증가하고 있다. High speed interface 환경아래에서 data를 왜곡없이 transfer하거나 receive 하는 것이 중요한 점이다. 이번 연구는 Dram에 사용하는 output driver의 slew rate을 control 하는 것에 목적을 하고 있다.
Gb/s interface에서 data를 transfer 하기 위해서는 PVT variation, I/O component capacitance등의 data의 margin을 줄이는 요소에 대해서 고려를 해야한다. Output driver의 high slew rate은 simultaneous-switching output noise를 생기게 한다. low slew rate은 data eye를 줄이고 또한 inter symbol interference를 생기게 한다. 위의 경우 모두 data의 margin을 줄이는 결과를 가지고 온다. 그래서 어떠한 특정변수에 의해 slew rate이 민감하게 변한다면 output driver가 안정적으로 data를 transfer 하지 못하게 된다. 이것이 PVT, I/O capacitance variation 하에서 constant한 slew rate을 유지해야하는 큰 이유가 된다.
기존 논문들에서 PVT variation에 의한 slew의 변화를 control하는 것에 대해서 연구들이 많이 이루어 졌다. PLL을 이용한 compensation, replica bias circuit을 이용한 compensation, capacitive feedback을 이용한 compensation 등이 있다. 그러나 위 방법 중 capacitive feedback을 이용한 방법은 Gb/s interface 하에서 사용하기에는 적합하지 않은 방법이다. 따로 PVT 환경을 detect 하는 circuit이 있지 않기 때문에 data의 rising과 falling이 생길 때 마다 compensation이 이루어지기 때문에 compensation time에 제약이 있기 때문이다. PLL을 이용한 compensation 방법은 coded된 형태의 Dram의 output driver로 사용하기에는 어려운 점이 있다.
Output driver는 크게 main driver, pre-driver로 구성되어진다. 일반적으로 Pre-driver는 slew rate을 control한다. pre-driver를 이용해 main driver의 pmos, nmos의 gate를 on off 시키면서 main driver의 driving strength 및 slew를 조정한다. 본 연구도 이 구성을 기본으로 하고자 한다. PVT variation을 detect하는 block를 구현하고 detect된 정보를 이용하여 Pre-driver를 제어하는 control signal generation block을 구현한다. 그리고 Pre-driver를 이용하여 main driver의 slew를 compensation 하게 설계를 한다.
Conventional slew rate controled output driver를 simulation 해보면 pvt variation 하에서 slew rate은 어느정도 constant 하게 유지가 되는 것을 확인할 수 있다. 여기서 한가지 생각해 볼 수 있는 것이 PVT variation이 main driver에만 영향을 주는 것이 아니라는 것이다. simulation을 했을 때 slew rate은 유지가 되지만 data의 duty가 변하는 것을 확인할 수 있다. 즉 Pre-driver도 PVT variation에 영향을 받기 때문이다. data의 margin을 좀더 확보하기 위해서 slew rate을 control 하는 것인데 오히려 duty가 변함에 따라 data margin이 줄어들게 된다. 이번 연구는 Output driver가 slew rate을 control 함과 동시에 duty를 일정하게 유지하도록 개선을 하고자 한다. Output driver는 3Gb/s에서 동작하게 설계하였고 0.18um CMOS Process를 사용하였다.
