In this work, high-speed RTD/HBT NDR digital ICs such as a D-flip flop, a static frequency divider, and a 2:1 multiplexer are proposed for high-speed and low-power operation for the first time.
A Current Mode Logic (CML) type RTD/HBT MOnostable-BIstable transition Logic Element (MOBILE) IC with complementary outputs is proposed, which can simplify logic designs on the basis of complementary logic operation. By using the CML-type current modulator in the MOBILE IC, both the non-inverted and inverted outputs are simultaneously generated with a single input signal. The CML-type MOBILE IC with complementary outputs has been fabricated using an InP-based RTD/HBT technology, and the operation of the fabricated circuit has been confirmed up to 10 Gb/s as a MOBILE with the complementary outputs. Moreover, the operation of a non-return-to-zero (NRZ) D-flip flop with a single output, integrated with a conventional SET/RESET latch using the CML-type complementary MOBILE IC has been confirmed up to 8 Gb/s with a low-power consumption of 86 mW.
Also, a new CML-type SET/RESET latch has been proposed. By using the CML-type configuration in the proposed SET/RESET latch, the high-speed operation and the compatibility with the conventional ECL interface have been achieved. The basic operation of the proposed circuit has been confirmed through the DC transfer characteristic measurements. Also, the operation of the fabricated circuit with common-emitter output buffers has been demonstrated up to 10 Gb/s with low power consumption of 23 mW.
A low-power RTD/HBT MOBILE-based D-flip flop is proposed and implemented using an InP-based monolithic RTD/HBT IC technology. The proposed MOBILE-based D-flip flop consists of a current mode logic (CML) type MOBILE core with complementary outputs and a CML-type SET/RESET latch, and has several advantages of the reduced device count and low-power consumption over the conventional D-flip flop based on a master/slave configuration. The operation of the fabricated D-flip flop has been confirmed up to 38 Gb/s. Power dissipation of the overall MOBILE-based D-flip flop circuit including the output buffer was 35.2 mW, where the D-flip flop core circuit consumed 20 mW at a supply voltage of -3.3 V.
A low-power static frequency divider using an RTD/HBT MOBILE scheme is proposed and the operation of the circuit is demonstrated up to 32 GHz. The divided-by-two static frequency divider has been successfully implemented in an InP-based monolithic RTD/HBT IC technology. The number of devices used in the static frequency divider has been significantly reduced by using the proposed MOBILE scheme. The fabricated frequency divider operates at a clock frequency up to 32 GHz. The measured DC power dissipation of the overall circuit including output buffers was 51 mW, where the frequency divider core consumed 33 mW at a supply voltage of 3.3 V.
A MOBILE-based 2:1 MUX with differential outputs has been proposed. By using two MOBILE cores and a RZ-to-NRZ selector, the device count of the circuit can be significantly decreased. The operation of the circuit has been confirmed up to 60 Gb/s by the simulation. The simulated DC power dissipation of the overall circuit was 28 mW at a power supply of 2.4 V. The device count of the proposed 2:1 MUX (8 RTDs and 11 HBTs) including current sources has been significantly reduced, which is about 1/3 of the conventional 2:1 MUX topology based on the master-slave D-flip flop configuration.
These results of the proposed RTD/HBT MOBILE-based NDR digital ICs show the potential for the future high-speed and low-power digital applications.
현재 인터넷과 무선 통신 시스템 시장의 급속한 성장으로 인해 대용량의 정보처리 시스템의 개발은 필수적이다. 특히, 많은 사용자와 문자, 음성, 동영상을 하나의 단말기로 통합하려는 기술의 Digital Convergence는 좀더 큰 정보 대역폭을 요구하며, 그 기반에 있는 초고속 광통신 시스템의 기술 발전을 요구한다. 현재 10 Gb/s 광통신 시스템은 상용화되었고, 선진국에서는 40 Gb/s 광통신 시스템 회로가 이미 개발되었으며, 현재 100 Gb/s에서 동작하는 초고속 디지털 집적회로의 개발에 대한 연구가 현재 활발히 진행되고 있다. 이러한 40Gb/s 이상의 초고속 디지털 집적회로의 개발은 기존의 Master/Slave 방식의 InP 기반 HEMT(High Electron Mobility Transistor)와 HBT (Heterojunction Bipolar Transistor) 기술을 이용한 SCFL(Source Coupled FET logic), ECL(Emitter Coupled Logic), E$^2$CL 형태의 회로를 중심으로 이루어져 왔다. 그러나, 회로의 동작 속도가 증가함에 따라 회로의 전력 소모는 증가하게 되고, 소자와 소자간 연결 도선의 신호 지연의 문제로 인해 실제 초고속 디지털 회로의 개발에 어려움이 존재한다. 이러한 문제점을 해결하기 위한 하나의 방법으로, NDR(Negative Differential Resistance) 특성을 나타내는 RTD (Resonant Tunneling Diode)와 기존의 InP 기반 RTD/HBT 기술을 융합하여 회로 구현에 있어 RTD의 양자효과에 의한 초고속 동작과 HBT의 높은 Cutoff frequency 특성에 의해 회로의 소자수의 감소로 인한 전력 소모를 감소시키면서 동작 속도를 증가시킬 수 있는 회로에 대한 연구를 수행하였다. 본 연구에서는 향후 100 Gb/s 이상의 시스템에 응용될 수 있는 RTD/HBT 기반의 초고속 NDR 집적회로의 설계 및 개발에 대한 연구를 수행하였다. 이를 위해, RTD와 HBT와 같은 회로에 사용될 소자의 모델링에 대한 연구를 수행하였으며, 이를 이용하여 초고속 광통신 시스템의 Transmitter 단의 핵심 Block인 D-Flip flop, Static Frequency Divider, 2:1 Multiplexer을 RTD/HBT기술을 바탕으로 초고속/저전력 특성을 보이는 회로를 개발하여 그 특성에 대해 기술한다.
RTD 기반의 초고속 NDR IC에 대한 설계 및 개발을 위해서는 회로에 사용되는 능동소자의 모델링은 필수적이다. 이를 위해, RTD와 HBT의 초고속 능동소자의 대신호 모델을 개발하였다. RTD의 경우, 소자의 NDR 특성으로 인해 NDR 영역에서 측정 기기와의 오실레이션에 의해 정확한 특성을 측정하기 어렵다. 이를 위해, RTD 양단에 병렬로 저항을 연결하여 RTD의 NDR 특성을 소거시켜주어 정확한 DC와 Microwave 특성을 예측할 수 있었다. 이러한 측정된 DC와 Microwave 특성을 이용하여, RTD의 대신호 모델을 구현하였다. HBT의 경우, Gummel-Poon Model을 통해 대신호 모델을 구현하였다. 이러한 RTD와 HBT 대신호 모델은 HSPICE에서 Simulation이 가능하도록 하였다.
40Gb/s 이상에서 동작하는 초고속 광통신 시스템에 사용되는 디지털 집적회로 중에서, 가장 중요한 회로는 NRZ D-type Flip Flop으로 Trasmitter 단에서는 Re-timer로, Receiver 단에서는 Decision Circuit, 그리고, CDR(Clock and Data Recovery) circuit에서는 Phase Detector와 Frequency Detector로 사용되는 중요한 IC Block이다. 이러한 NRZ D-Flip Flop은 시스템에서 많은 부분에 사용되기 때문에, 저전력/초고속으로 동작하는 회로의 개발이 필요하다. 이를 위해, 본 연구에서 RTD/HBT IC 기술을 이용하여 초고속/저전력 RTD/HBT MOBILE (MOnostable-BIstable Logic transition Element) 기반 D-flip flop을 제안하여 제작하였다. 제안된 D-flip flop은 CML(Current Mode Logic)-type Complementary MOBILE Core와 CML-type SET/RESET latch 회로로 구성되며, 기존의 Master/Slave 형태의 D-flip flop에 비해 소자수가 1/3으로 감소하여 저전력 특성이 우수하다. 제작된 MOBILE 기반 D-flip flop의 동작을 38 Gb/s까지 확인하였으며, 이때, 전력 소모는 출력 버퍼까지 포함하여 35.2 mW, D-flip flop Core만은 20 mW의 우수한 저전력 특성을 보였다. D-flip flop의 FOM(Figure-of Merit)인 Power-Delay-Product는 전체 회로의 경우 0.93 pJ, D-flip flop Core만은 0.53 pJ로써, 현재까지 40Gb/s 동작을 보이는 기존의 D-flip flop 회로 중 가장 우수한 특성을 보였다.
앞에서 제안된 MOBILE 기반 저전력 RTD/HBT D-flip flop을 기반으로 Transmitter단의 중요 Block인 Static Frequency Divider를 RTD/HBT 집적회로 기술을 이용하여 처음으로 제안하였으며, 32 GHz의 동작 특성을 얻어내었다. 제안된 Frequency Divider를 위해 사용된 소자수는 제안된 MOBILE 기반 Topology를 이용하여 기존의 Master/Slave방식의 Frequency Divider에 비해 1/3 정도로 감소되었으며, 이로 인해 51mW의 저전력 특성을 얻어내었다. 회로의 설계를 위해 회로의 동작속도를 좌우하는 출력에서 입력으로의 Feedback Interconnect Line을 3D EM simulation을 통해 정확한 회로의 Delay와 Insertion Loss 특성을 얻어내어 HSPICE에서 설계하였다. 측정된 회로의 전력소모는 51mW로써, 매우 작은 저전력 특성을 보였다. Frequency Divider의 FOM인 Power-Delay-Product는 1.59pJ로 얻어졌다.
본 연구에서 차등 출력을 가지는 MOBILE 기반 2:1 Multiplexer를 제안하였다. MOBILE Scheme과 2:1 RZ-to-NRZ Selector를 통해, 회로의 소자수를 1/3으로 감소시켰다. 회로의 동작은 Simulation을 통해 60Gb/s까지의 동작을 확인하였으며, 이때, 전력소모는 2.4V의 Supply Voltage에 대해 20 mW의 전력 소모 특성을 보였다. 제안된 MUX에 사용된 소자수는 (8 RTDs, 11 HBTs) 기존의 Master/Slave 방식의 2:1 MUX에 비해 1/3로 감소되었다.
