As demand for multi functional and high quality devices has been increasing rapidly, image compression standards is getting more strong compression factor with better image quality characteristics. JPEG2000 has been the new solution alternating the JPEG. JPEG2000 adopts the DWT as the frequency converter and compounded of multiple coding algorithms as the entropy coding, named "EBCOT". But the EBCOT accesses the DWT result by the bit-plane order. That is the obstacle in many ways; memory access and intermediate buffer problem, and throughput. The fast and approximate method co-works together with a high performance EBCOT module for rate control. Among the efficient hardware researches about JPEG2000, proposed architecture is one of the simplest and accomplishes the immediate processing time saving. The proposed architecture discards the EBCOT process of bit-plane which will be eliminated in the rate control function. With this technique, it can be possible to improve the 9%~27% of processing time when EBCOT hardware is running. And also, it improves more than 25% of processing time when rate control software is running. The additive logic is very small, and also is not affect the critical delay. Moreover, image is little degraded because the eliminated bit-planes is the real candidates to discard by rate control function. The proposed architecture is implementation in Verilog HDL and synthesized in Samsung 0.18㎛ technology. The operating frequency is 133㎒.
다기능, 고화질 장치의 수요가 급격히 증가함에 따라 더 좋은 화질의 강력한 압축률이 영상 압축 표준에서 중요한 요소가 되었다. JPEG2000은 JPEG을 대체하는 새로운 영상 압축 표준으로, 주파수 변환 연산에 DWT를 사용하고, 여러 단계의 복합된 부호화 알고리즘을 채용한다. 그 중 EBCOT는 DWT의 출력 결과를 비트 플레인 순서로 엑세스 하는데, 이것이 하드웨어에서의 중간 버퍼의 크기나 시스템의 성능에 영향을 미치는 장애물이 된다.
이 논문에서는 고속의 근사화된 알고리즘에 의한 고성능의 EBCOT 하드웨어와 JPEG2000의 흐름 제어 모듈이 같이 동작하는 구조를 고려한 효율적인 JPEG2000 하드웨어 구조를 제안한다. 이는 EBCOT 모듈에서 미리 흐름 제어 모듈에 의해 삭제될 수 있는 비트 플레인에 대한 부호화 과정을 생략하는 방법으로, 하드웨어 구조는 간단하면서 처리 시간을 즉각적으로 감소시킬 수 있는 특징을 갖는다. 제안된 알고리즘에 의해 EBCOT 하드웨어의 동작 중에 전체 시스템의 9%~27%에 해당하는 동작 시간을 줄일 수 있다. 또한 소프트웨어로 구성되는 흐름 제어 모듈도 제안된 하드웨어의 출력에 의해 25% 이상의 속도 향상을 기대할 수 있다.
제안된 구조를 위한 부가적인 로직은 매우 적고, 따라서 critical delay에 크게 영향을 주지 않아 클럭 속도에 영향을 미치지 않는다. 더불어 흐름 제어 모듈에서 삭제될 수 있는 후보 비트 플레인에 대해 제안된 구조를 적용하게 되므로 화질 저하도 거의 일어나지 않는다. 제안된 하드웨어 구조는 Verilog HDL로 구현하였고 Samsung의 0.18um 공정에서 합성하였으며 동작주파수는 133㎒이다.
