System-on-chip communication architecture have a significant impact on the performance and power consumption of modern multi-processors system-on-chips(MPSoCs). However, customization of such architecture for a specific application requires the exploration of a large design space. Thus system designers need tools to rapidly explore and evaluate communication architectures. In this paper we present the method for application-specific low-power bus matrix architecture synthesis at system-level. Our paper has two contributions. First, we made the bus power model of bus matrix communication architecture AMBA 3.0 AXI for fast system-level exploration. Second, we incorporated this bus power model into a low-power architecture exploration algorithm that enables system designers to rapidly explore the low-power bus matrix architecture. Experimental results show that our bus power model incur less than 1% average error compared to gate-level models. Furthermore, our low-power architecture exploration algorithm can reduce power consumption by 66.8% compared to a fully connected matrix, and 20.1% compared to a maximally connected reduced matrix. The area is also reduced by 73.7%and 20.2%, compared to the fully connected matrix and maximally connected reduced matrix respectively.
반도체 공정 기술의 발전으로 좀더 복잡한 기능이 하나의 칩내에서 수행될 수 밖에 없는 상황에 다달았다. 이러한 상황은 칩내의 버스를 통해 전달되는 정보양의 증가를 가져왔고, 그 결과 버스가 전체 시스템의 성능이나 전력소비면에서 차지하는 비율이 무시하지 못할 정도로 부각되었다. 실제로 칩내시스템(SoC)에서 버스는 시스템의 성능면에서 중요한 요소로 작용할뿐 아니라 기존의 전력소모가 많은걸로 알려진 코어나 캐쉬 또는 메모리 컨트롤러와 버금가는 양의 전력을 소비한다는 실험결과가 있었다. 시스템을 구축하는데 있어 버스의 구조가 더이상 하찮은 일이 아니라는것을 증명하는 실험결과라 할 수 있다. 본논문에서는 최소한의 성능을 유지하면서 최소한의 전력을 소비하는 버스의 구조를 찾는 방법에 대해 설명하고 있다. 최적화된 버스구조를 찾기 위해 우리는 두가지 측면을 동시에 고려해야하는데 전력소비양과 성능이다. 전력소비양을 상위수준에서 예측하기 위해서는 버스의 전력소비모델이 필요하고, 성능을 상위수준에서 예측하기 위해서는 상위수준 시뮬레이션 환경이 구축되어야 한다. 본 논문에서 분석적인 방법을 통해 버스의 전력소비모델을 만들었고, 이는 게이트 수준의 전력소비양과 비교시 평균 1\% 미만의 오차만을 가지고 있음을 확인할 수 있었다. 또 상위수준의 시뮬레이션 환경을 구축하기 위해 현재 상용화 되고 있는 프로그램을 사용하였으며, 시뮬레이션에서 발생하는 정보들을 저장할 수 있는 프로그램 역시 구축하였다. 위 두가지를 이용하여 버스의 구조를 바꾸고 전력과 성능을 검사하여 만족스러운 결과가 나왔을때 해당 버스 구조를 선택할 수 있다. 하지만 위와 같은 방법은 많은 시간이 소비될 뿐더러 최적의 버스 구조를 찾기도 쉽지않다. 그래서 본 논문에서는 전력소비양을 줄이기위해 버스의 구조를 바꾸는 방법을 제안하고 있다. 크게 두가지로 나뉠 수 있는데 인터페이스 삽입과 삽입된 인터페이스의 병합이 그것들 이다. 인터페이스 삽입이란 말 그대로 복잡한 버스의 중간에 인터페이스를 삽입하여 그 복잡도를 줄이는것이고, 병합은 삽입된 몇개의 인터페이스들을 하나의 인터페이스로 합치는 것이다. 병합과정에서 버스를 통해 이동하는 정보들의 병목현상이 발생하여 시스템의 성능이 하락될 수 있기 때문에, 위 사항을 감안하여 병합과정을 진행할 필요가 있다. 이러한 방법의 효과를 보이기 위해 두가지 형태의 실험을 수행하였다. 먼저 임의의 시스템을 구성하여 실험을 진행하였고 그 결과 모든 마스터와 슬레이브가 연결된 최초의 버스구조와 비교하여 전력소비양은 77\% 면적은 85\%가 줄어드는것을 볼 수 있었고, 간단하게 줄인 중간단계의 버스구조와 비교하여 전력소비양은 43\% 면적은 53\%가 줄어느는것을 볼 수 있었다. 그리고 실제 특정 동작을 위한 시스템을 구성하여 실험을 진행하였고 그결과 최초의 버스구조와 비교하여 전력소비양은 67\% 면적은 74\%가 줄어드는것을 볼 수 있었고, 간단하게 줄인 중간단계의 버스구조와 비교하여 전력소비양은 20\% 면적은 20\%가 줄어드는것을 볼 수 있었다. 실제 특정 동작을 하는 시스템의 경우 마스터 기능을 하는 다섯개의 하드웨어와 슬레이브 동작을 하는 아홉개의 하드웨어만이 연결되어 비교적 작은 시스템이라고 볼수 있는데도 불구하고 무시하지 못할 만큼의 면적과 전력소비양이 줄어드는것을 볼 수 있었고, 이는 좀더 복잡하고 큰 시스템에 적용할 경우 좀더 만족스러운 결과를 얻을 수 있을것이다.
