In this thesis, we have suggested and demonstrated the alternative structure of 1T DRAM as a candidate of embedded memory. Although various structures are suggested for high performance 1T DRAM, two critical issues are remaining unsolved. One is the good retention property with simple process. Especially it is focused on better ‘0’ retention and good heat immune property by using a bulk wafer. The other is multi-functional 1T DRAM which has high process compatibility with other device.
For the better heat immune 1T DRAM, a body tied-PiFET structure is proposed. It has large process compatibility with bulk wafer and large windows of improving body capacitance. The degradation mechanism of retention characteristics is suggested and analyzed carefully by simulation. Quantity of retention degradation could be evaluated with numerical value which called retention factor $(R_F)$. Improved ‘0’-state retention is achieved by partially connected heat dissipation paths and a lowered electric field in the PiFET. ‘1’-state retention characteristics also can be improved by changing the PiOX thickness and selecting an appropriate material.
For the multi-functional 1T DRAM, URAM is proposed. As it uses a simple O/N/O flash memory’s process on SOI wafer, large process compatibility and few reliability issue is expected. Due to the bias condition of URAM, both 1T DRAM operation and NVM operation can be feasible. It also shows sufficient retention margin and programming efficiency. By using a multi-functional property, new types of cell size scaling method is introduced at this paper. Ultimate cell size scaling to sub-$1F^2$ is demonstrated by combining the MLC/MBC property of NVM and combining the DRAM/NVM property. In this thesis, possibility of multi-functional memory by using a simple O/N/O type flash memory with 1T DRAM is suggested for the first time. Other types of flash memory which use a NFGM (Nano-Floating Gate Memory) or high-k material with 1T DRAM are also possible. In addition, as the main concept of multi-functional memory is forming the non-volatile memory on SOI wafer, it can be expanded to various type of non-volatile memory. If any kinds of new memory, such as PRAM, FRAM, MRAM, ReRAM, are formed on SOI wafer, they also have both non-volatile and high speed property. As they use the known property of non-volatile memory and 1T DRAM, little problem is expected and can lead the new domain of memory development.
본 논문에서는 embedded memory로서 새롭게 각광받고 있는 1 Transistor Capacitorless DRAM (1T DRAM)에 대해서 연구하였다. 기존의 SOI transistor의 경우 leakage나 power consumption 관점에서는 유리하나 self heating 문제에 의한 특성저하를 해결하기 위해 많은 노력이 있어왔으나, 1T DRAM은 floating body effect를 역으로 활용한 새로운 형태의 메모리 이다. 2000년대 이후 dynamic 특성을 개선하고 좋은 retention 특성을 갖는 다양한 형태의 1T DRAM이 연구되었으나 embedded memory가 가져야만 하는 매우 중요한 두 가지 특성에 대한 연구는 아직 이루어 지지 않았다. 첫번째는 높은 온도에서도 좋은 retention 특성을 갖는 1T DRAM에 대한 연구이며, 두번째는 universal memory로서 다기능적 특성을 갖는 1T DRAM에 대한 연구이다. 본 논문에서는 두 가지 특성을 만족하기 위하여 새로이 두 가지 형태의 1T DRAM을 제시하고 연구하였다.
첫 번째 제안하는 1T DRAM은 PiFET 구조를 사용하는 방법이다. PiFET은 sacrificial SiGe과 epitaxial Si등을 이용하여 채널아래에만 선택적으로 partial oxide를 형성하여 substrate와 채널을 분리하는 구조로서, substrate에 (-) 바이어스를 가할 경우, source/drain 아래쪽에는 reverse PN junction이 형성되어 채널과 substrate가 완전히 분리되어 SOI와 마찬가지로 floating body effect가 발생하여 1T DRAM으로써 동작하게 된다. 이때 채널과 substrate가 전기적으로는 분리가 되어있으나, 물리적으로는 연결되어 있으므로 self heating에 의한 floating body effect를 완화하여 프로그램이 되어있지 않은 상태에서 self heating에 의해 전류가 증가하는 “0 retention degradation” 현상을 완화하고 결국 높은 온도에서 도 좋은 retention 특성을 유지할 수 있게 된다. 하지만 이러한 현상은 II (Impact Ionization)이나 GIDL (Gate Induced Drain Lowering)에 의한 ‘1’ 데이터 프로그래밍 시에 생성된 hole이 쌓이지 않고 substrate로 빠지는 현상도 유발하므로 ‘1’과 ‘0’ 사이의 전류 차이가 줄어들게 되어 결국current sensing margin을 감소시키는 원인이 되기도 한다. 하지만 공정 중에 형성되는partial oxide의 경우 두께나 물질을 바꾸는 것이 용이한데, 이러한 방법을 이용하여 body capacitance를 높일 경우 current sensing margin은 증가 하여 ‘1’ retention 도 개선할 수 있게 된다. 또한, PiFET구조는 bulk wafer위에 형성되므로 다른 종류의 device, 예를 들어 CPU나 다른 메모리나 device controller, 들과 같은 공정 중에 만들 수 있으므로 공정이나 비용 관점에서도 매우 유리한 구조라고 할 수 있다.
두 번째 제안하는 1T DRAM은 gate oxide에 O/N/O 구조를 사용하는 방법이다. 이 구조의 장점은 SOI wafer위에 형성되므로 II이나 GIDL이 발생하는 bias 조건에서는 일반적인 1T DRAM과 마찬가지 동작을 하게 되지만, 좀 더 높은 전압을 gate나 drain에 인가할 경우 FN tunneling이나 CHEI (Channel Hot Electron Injection)에 의해 일반적인 flash memory로써 동작하게 된다. 따라서 한 개의 transistor에 동작 조건 만을 변경하여 여러 가지 형태의 메모리로 동작할 수 있는 장점이 있다. 또한 flash memory의 MLC (Multi Level Cell)나 MBC (Multi Bit Cell) 효과를 1T DRAM 프로그래밍과 접목시킬 경우 MDC (Multi Dual Cell)이라는 새로운 형태의 추가적인 cell size scaling이 가능하다는 것을 증명하였다. 이러한 구조는 NFGM (Nano Floating Gate Memory) 이나 high-k를 사용하는 flash memory등에 확장시킬 수 있으며, 현재 연구가 진행 중인 다른 비휘발성 메모리 (PRAM, MRAM, FRAM, ReRAM, …)를 SOI wafer위에 형성할 경우 동일한 특성을 얻을 수 있어 향후 넓은 범위 확장이 가능한 장점이 있다.
