This paper presents two architectures which improve the phase-noise performance of frequency synthesizer. Both two architectures are designed to reduce the quantization noise from delta-sigma modulator(DSM) and they consist of two simple PLLs, thereby reducing the design complexities which come from digital control circuits. One of them, which is based on OPLL, is implemented in 0.25㎛ process and it shows the comparable performance to that of previous works. Moreover it consumes less power. The other architecture is based on Nested-PLL architecture. This architecture has some stability problem which is not generally found in conventional $\Delta-\Sigma$ fractional-N PLL. The proposed architecture eliminates the design considerations because the one of the PLL is operated at low-frequency. Hence the proposed architecture can consume less power than first proposed architecture which is based on OPLL and it could occupy smaller area since the low-frequency VCO can be designed as the ring-type. The simulation results of second proposed architecture shows that the proposed architecture has a good phase-noise reduction performance.
수 많은 무선 통신 시스템에서 사용되고 있는 주파수 합성기는 시간이 지남에 따라서 요구되는 조건이 더욱 까다로워지고 있는 추세이다. 특히 최근에는 Fractional-N 구조를 사용하며 저잡음 주파수 합성기를 설계하는 것에 관한 관심이 높아지고 있다. Fractional-N구조에서는 DSM과 전압제어발진기(VCO)사이에 존재하는 트레이드오프(trade-off) 관계가 전체 잡음 특성(Phase-noise performance)을 결정하는 큰 요인중의 하나인데, 최근에는 이 관계를 완화시키기 위한 아이디어 들이 많이 소개되었다. 지난 연구결과들은 뛰어난 잡음(Phase-noise)성능을 가지고 있지만, 전력소모가 크고 넓은 면적을 차지하므로 무선 통신 시스템에 적용되기에는 다소 무리가 있다. 이러한 문제점을 해결하기 위해서 본 학위논문에서 두 가지 가능성있는 구조를 제시하였다.
처음 제시한 구조는 오프셋 위상고정루프(Offset-PLL) 구조로 두 개의 위상고정루프를 믹서(mixer)를 사용하여 연결한 구조이다. 이 구조를 사용하게 되면 서브루프(Sub-loop)에서 발생하는 DSM의 노이즈가 메인루프(Main-loop)에 의해서 한 번더 줄어들기 때문에 전체 시스템의 노이즈는 일반적으로 사용하는 Fractional-N 구조보다 좋아지게 된다. 뿐만 아니라 두개의 위상고정루프를 믹서로 연결한 간단한 구조이기 때문에, 추가적으로 고려해야하는 안정성 문제가 존재하지 않는다. 본 논문에서는 TSMC 0.25㎛ 공정으로 오프셋 위상고정루프 구조를 설계하였으며, 측정결과 전체 잡음특성이 약 20dB 좋아졌으며 전력소모도 50mW이하로 이전 연구결과에 비해 매우 작은 수준이었다. 하지만 이 구조에서는 2개의 LC구조의 전압제어발진기를 사용하였기 때문에 넓은 면적을 필요로하며, 높은 주파수에서 동작하는 두 개의 전압제어발진기를 사용하므로 전체적으로 높은 주파수에서 동작하는 회로들이 많아지고, 전력소모도 하나의 위상고정루프의 2배정도 나타났다. 따라서 높은 주파수에서 동작하는 회로의 수를 줄이면 전력소모도 함께 줄일 수 있을 것이라는 생각을 바탕으로 두번째 구조를 제시하게 되었다.
두번째로 제시한 구조는 네스티트위상고정루프(Nested-PLL)구조로 2개의 주파수합성기를사용한다는 점은 처음에 제시한 구조와 동일하지만 이번 구조에서는 메인위상고정루프(Main-PLL)가 서브위상고정루프(Sub-PLL)를 하나의 구성요소로써 피드백 패스(feedback path)에 포함하고 있다는 점이 다르다. 이 구조에서는 서브위상고정루프가 낮은 주파수에서 동작하기 때문에 전력 소모가 더욱 줄어들게 되고, 낮은 주파수에서 동작하는 전압제어발진기는 링형태로 설계되어 면적을 더욱 줄일 수 있다. 하지만 이 구조는 하나의 피드백루프에 다른 피드백루프가 포함되어 있는 구조가 되어 전체 안정성특성(stability)이 일반적인 주파수합성기와는 다른 특성을 가지게 된다. 간단하게 결과만 요약하면 메인위상고정루프의 루프밴드위스(Loop-bandwidth)에 비해서 서브위상고정로프의 루프밴드위스가 일정 비율이상 커져야지 전체 시스템이 안정적으로 동작하게 된다. 비록 이러한 안정성문제가 발생하지만 이를 미리 알고 적당한 시스템 파라미터를 설정하게 되면 기존의 fractional-N구조에 비해서 약 20dB의 노이스 성능향상을 보이며, 기존의 연구결과에 비해서 월등히 적은 전력소모가 가능하게 된다.
따라서 본 논문에서 제시한 구조를 사용하게 된다면, 기존의 연구 결과에 부합하는 잡음특성을 얻을 수 있을 뿐만 아니라 전체 시스템이 차지하는 면적이나 전력소모가 매우 작아서 무선 통신 분야에 응용될 수 있을 것이다.
