As power gated block cannot preserve the states of latch and flip-flop, it needs state retention method for power gating. Mostly, designers use retention flip-flop, which generates large area overhead and leakage power consumption. In this paper, we propose state retention architecture exploration algorithm which minimizes area overhead and energy consumption. This architecture is based on scan-based retention (use scan-chain and SRAM), and this algorithm indicates number of parallel scan-chains and word size of SRAM that minimize energy consumption. For implementing this architecture, we present novel scan-chain scheme which can use multiple scan-chains irrelevant to limitation on number of pins in chip. Finally, we present a technique to reduce area overhead through sharing SRAM without increasing energy consumption. Comparing with using retention flip-flop, our state retention architecture has 13% area reduction and 28% energy reduction about H.264 decoder with TSMC 65nm technology library [1].
블럭에 파워 게이팅을 적용하여 파워를 끄게 되면, 블럭안의 데이터들을 잃게 된다. 나중에 다시 파워를 켜서 동작을 시킬 때, 이러한 데이터의 손실로 인해 블럭이 정상적으로 동작하지 않을 수 있기 때문에, 파워 게이팅을 적용할 때 파워가 꺼지더라도 데이터를 유지하기 위한 방법이 필요하다. 크게 retention 플립플롭이라는 셀을 사용하는 방법과 스캔체인과 SRAM을 같이 사용하는 방법이 있다.
본 논문에서는 파워 게이팅을 위한 추가적인 면적과 에너지 소모를 최소화하는 데이터 저장 구조를 제안한다. 이 데이터 저장 구조는 기본적으로 스캔체인과 SRAM을 사용하는데, 이 방법이 retention 플립플롭을 사용하는 방법보다 항상 면적이 작고, 동작하지 않는 시간이 긴 블럭인 경우 에너지 소모도 적기 때문이다. 파워 게이팅이 적용되는 블럭의 데이터 개수, 동작 주파수와 동작하지 않는 클럭 수에 따라 retention 플립플롭을 사용할지 스캔체인과 SRAM을 사용할 지를 결정하고, 스캔체인과 SRAM을 사용하는 경우에는 에너지 소모를 최소화하는 스캔체인의 수와 SRAM의 크기를 제시한다. 그런데 칩에서 사용할 수 있는 테스트 핀의 개수가 제한이 있기 때문에, 사용할 수 있는 스캔체인의 수가 제한이 된다. 본 논문에서는 이러한 테스트 핀의 개수과 상관없이 여러개의 스캔체인을 사용하여 파워 게이팅을 적용할 수 있는 설계 방법을 제시한다. 그리고 파워 게이팅을 위한 추가적인 면적과 파워가 꺼져있을 때 소모하는 에너지의 대부분을 SRAM이 차지 하기 때문에, 파워 상태가 배타적인 블럭끼리 하나의 SRAM을 공유하여 SRAM에 의한 면적과 에너지 소모를 줄이는 방법을 제시한다.
H.264 디코더에 제안된 데이터 저장 구조를 통해 파워 게이팅을 적용한 결과, 가장 널리 쓰이는 retention 플립플롭을 사용하는 방법보다 면적은 약 13 %, 에너지 소모는 약 28 %가 감소하였다.
