Dual $V_t$ has been widely used to control leakage, while, at the same time, satisfying circuit performance. However, current approaches target the combinational circuits even though sequential elements, such as flip-flops and latches, contribute an appreciable proportion of the total leakage. The use of dual $V_t$ flip-flops is limited to circuits of large timing slack, because introducing high $V_t$ flip-flops in place of low $V_t$ ones yields abrupt change in timing. We propose mixed $V_t$ flip-flops, which are designed by using both low and high $V_t$, but in different transistors. Compared to low $V_t$ flip-flop, the mixed $V_t$ flip-flops exhibit increased delay, but either on setup time or on clock-to-Q delay but not on both, while their leakage is greatly reduced. We propose a sensitivity-based mixed $V_t$ allocation algorithm to incorporate mixed $V_t$ flip-flops together with dual $V_t$ combinational gates. Experimental results show that an average leakage saving of 43% is achieved, compared to the use of dual $V_t$ on combinational subcircuits alone. The leakage of the flip-flops is cut by 64% on average. We also show how to extend our methodology when three $V_t$s are utilized.
VLSI 공정 기술이 발달하면서 누설 전류가 매우 큰 폭으로 증가하고 있으며 이에 의한 불필요한 전력 소모는 최근 큰 문제로 대두되고 있다. 따라서 누설 전류를 줄이기 위해 다양한 기술들이 제안되었으며, 그 중 Mixed $V_t$ 기법은 회로가 동작 중이건 동작 중이지 않건 항상 누설 전류를 줄여주는 기법으로 간단하게 적용할 수 있어 최근 널리 쓰이고 있다. 하지만 기존의 Mixed $V_t$ 기법은 대부분 회로내의 combinational gate에서 발생되는 누설 전류만을 감소시킬 뿐, 실제로 큰 비중을 차지하는 플립플랍에서 발생되는 누설 전류는 제어할 수 없다는 단점이 있다. 이를 해결하고자, 본 연구에서는 플립플랍 내부에 여러 가지 문턱전압($V_t$)을 혼합 사용하여 기존의 플립플랍에 비해 적은 누설 전류를 발생시키는 mixed $V_t$ 플립플랍을 제안하였다. 이는 setup time 혹은 clock-to-Q delay 중 어느 한쪽만이 증가되도록 설계되었기 때문에, high $V_t$ 플립플랍과 함께 순차회로내의 다양한 타이밍 패스에 놓여있는 플립플랍들을 대체하여 누설 전류를 감소시킬 수 있다. 또한 회로의 타이밍 스펙을 만족시키면서 누설 전류는 최소화되도록 제안된 mixed $V_t$ 플립플랍과 기존의 dual $V_t$ 게이트를 함께 회로에 할당하여 주는 알고리즘도 제안하였다. 이를 이용해, 기존의 방법에 비해 순차회로의 누설전류를 평균 43% 감소시킬 수 있었다. 아울러 제안된 Mixed $V_t$ 플립플랍과 할당 알고리즘을 3개의 $V_t$ 를 사용하는 경우로 확장하는 방법 또한 기술하였다.
