Voltage-controlled oscillator (VCO) based analog-to-digital converter (ADC) is a time-based architecture of which time resolution is improved by fast digital transition time from technology scaling. In this paper, we describe the analysis of non-idealities such as jitter, nonlinerity and mismatch of VCO which limit the performance of VCO-based ADC. The digital calibration method is briefly described to enhance SFDR from the nonlinearity of VCO characteristic. The design consideration for sampling rate and quantization method and the optimization of designing reconfigurable ADC is also represented. These are implemented and verified using CMOS 0.13um technology. The implemented architecture utilizes 64 phase ring VCO considering one-bit quantization for 500MHz sampling clock and achieves reconfigurable property whose SNR is 72dB to 35dB for 100kHz to 250MHz input bandwidth. The power dissipation of designed ADC is 12.5mW and 0.95pJ/step of FOM can be achieved.
전압 제어 발진기를 이용한 아날로그 디지털 변환기는 시간 기반 구조로서 공정 발달에 따른 디지털 신호의 변화 시간이 단축됨으로서 시간 해상도가 좋아지는 장점을 가지고 있다. 이 논문에서는 전압 제어 발진기 기반 아날로그 디지털 변환기의 성능을 제안하는 지터와 비선형성과 가은 비이상성에 대해서 해석한다. 샘플링 클럭의 지터와 전압 제어 발진기의 지터는 화이트 노이즈 형태로 아날로그 디지털 변환기의 낮은 입력 주파수 대역의 성능을 제한하고 전압 제어 발진기의 비선형성은 하모닉 노이즈를 발생시키며 SFDR과 SNDR을 감소시키게 된다. 또한 전압제어 발진기의 구성회로간의 비동등성은 하모닉 노이즈를 발생시키지만 평균 효과로 인해 아날로그 디지털 변환기의 성능에 큰 영향을 미치지는 못한다. 그리고 전압 제어 발진기의 비선형성으로부터 발생되는 SFDR 저하를 개선시키는 방법을 제안하고 샘플링 주파수와 양자화 방법 등의 설계 방법론에 대해 설명한다. 이는 CMOS 0.13um 공정을 통해 구현 및 검증되었다. 구현된 구조는 64개의 위상을 가진 링 전압 제어 발진기를 사용하였고 100kHz에서 250MHz 입력 주파수 대역에서 72dB에서 35dB의 신호 잡음비를 가진다. 소모된 전력은 12.5mW로 0.95pJ/step의 FOM을 가지고 0.12mm2의 아주 적은 면적을 차지한다. 또한 전압 제어 발진기를 기반으로 한 아날로그 디지털 변환기는 다중통신에 적합한 재구성이 가능한 아날로그 디지털 변환기로 사용될 수 있는 강력한 후보중의 하나이다.
