As the clock frequency of digital systems goes up to multi-gigahertz, it is essential to distribute a clock signal to each destination circuits with minimum timing jitter and skew. Usually, cascaded repeaters are indispensable circuit elements in a conventional on-chip clock distribution network, to overcome heavy loss characteristics of on-chip global interconnections. However, cascaded repeaters generate significant jitter and skew problems in clock distribution networks when they are affected by power supply switching noise generated by other digital logic blocks located on the same die. In this paper, we present new three-dimensional (3D) stacked-chip star-wiring interconnection schemes to make a clock distribution network robust for both on-chip and package-level power supply noise coupling. The proposed clock distribution schemes provide an extremely low-jitter and low-skew clock signal by replacing on-chip global interconnections with the cascaded repeaters to lossless star-wiring interconnection on a 3D stacked-chip package. The performance of the proposed clocking schemes are verified by simulation and measurement in respect of clock jitter, skew, and delay. We have successfully demonstrated that the proposed clocking schemes provided a 1 GHz I/O clock delivery with 33~36 ps peak-to-peak jitter and a skew of 5~6 ps, while a conventional I/O clock scheme exhibited a 141 ps peak-to-peak jitter and a 16 ps skew in the same on-chip power supply noise of 120 mV peak-to-peak. The proposed 3D stacked star-wiring I/O clocking schemes can get the merits of low jitter and low skew without any loss of power consumption in comparison to the conventional one. Moreover, the proposed I/O clock schemes have reduced 60% of clock propagation delay compared to the conventional I/O clock scheme.
디지털 칩내의 동작 속도가 수 기가 헤르츠를 넘어섬에 따라, 시스템의 타이밍 마진은 그와 반대로 수백 pico second로 점점 더 줄어들게 된다. 그에 따라 타이밍 마진 확보를 위해 칩의 동기화에 꼭 필요한 클럭 신호의 timing uncertainty (클럭 지터 및 클럭 스큐)를 감소시키는 것은 매우 중요한 설계 사항이다.
하지만 기존의 온칩 클럭 분배 방법의 경우, 온칩 와이어를 사용해서 칩 전체에 클럭을 분배하기 때문에 온칩 와이어의 감쇄 및 RC 딜레이를 보상하기 위한 많은 수의 리피터가 필요하게 된다. 이 경우 많은 수의 리피터가 칩 내의 디지털 회로에 의해 발생한 노이즈 전압에 영향을 받게 되며, 결국 많은 양의 지터 및 스큐를 발생시키게 된다. 결국 리피터에 의해 증가된 클럭 지터 및 스큐로 인해 디지털 칩의 고속 동작을 저해하게 되는 것이다.
본 연구에서는 처음으로 3차원 칩 적층 스타 와이어링 클럭 분배 방법에 대해 제안한다. 제안한 방법은 클럭 분배를 칩 내에서 하는 것이 아니라, 칩 외부에 있는 스타 와이어링 연결을 사용해서 클럭을 분배하는 방법이다. 스타 와이어링은 온칩 와이어 비해 매우 낮은 저항과 커패시턴스를 갖게 되어 lossless 한 특성을 갖고 있으며 그로 인해 다수개의 리피터를 제거할 수 있게 된다. 게다가 스타 트리 구조를 가져 칩 내 클럭을 필요로 하는 다수 지점에 동시에 클럭 신호들을 전송할 수 있게 된다. 제안된 스타 와이어링 클럭 분배 방법을 사용하면 다수개의 리피터을 제거함으로써 매우 낮은 지터, 스큐를 갖는 클럭 신호를 분배할 수 있게 된다. 게다가 lossless 한 특성에 의해 낮은 딜레이를 갖는 클럭 신호 전송이 가능하다.
그리고 추가적으로 제안한 3차원 DLL칩 적층 스타 와이어링 클럭 분배를 사용함으로써 더욱 낮은 지터를 갖는 클럭 신호를 분배할 수 있게 된다. 이는 칩내 전압 노이즈에 매우 민감한 DLL 회로를 적층된 칩에 구현함으로써 얻어지는 결과이다.
제안한 클럭 분배 방법들의 향상된 지터 및 스큐 특성을 검증하기 위해, 수식 및 시뮬레이션을 통해 기존의 온칩 클럭 분배 방법과 제안한 클럭 분배 방법의 장점을 비교 분석하였다. 그리고 측정을 통해 검증하기 위해, 테스트 칩, 패키지, 보드를 제작하여 비교 측정 하였다. 측정 결과 제안한 클럭 분배 방법들은 기존의 온칩 클럭 분석 방법에 비해 74~77%의 지터 감소, 72~80%의 스큐 감소, 60%의 딜레이 감소 효과를 보여 주었다.
제안한 새로운 클럭 분배 방법을 최근에 많은 연구가 되고 있는 고성능 시스템 인 패키지나 시스템 온 칩에 적용한다면, 칩의 타이밍 마진을 확보하는데 더 쉬운 접근이 가능하며, 더 용이한 고속 동작회로 설계가 가능할 것으로 본다.
