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Speculative loop pipelining in automatic binary translation for hardware acceleration = 하드웨어 가속을 위한 자동 이진 변환에서의 추론적 루프 파이프라이닝
서명 / 저자 Speculative loop pipelining in automatic binary translation for hardware acceleration = 하드웨어 가속을 위한 자동 이진 변환에서의 추론적 루프 파이프라이닝 / Se-jong Oh.
저자명 Oh, Se-jong ; 오세종
발행사항 [대전 : 한국과학기술원, 2008].
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초록정보

Multimedia and DSP applications have several computationally intensive kernels which are often offloaded and accelerated by application-specific hardware. This paper presents a speculative loop pipelining technique to overcome limitations of binary translation for hardware acceleration. Although many compilers have been developed at source level, it is desirable to translate the binary targeted to popular processors onto hardware for several practical benefits. However, the translated code can be less optimized. In particular, it is difficult to optimize memory accesses on binary to exploit pipeline parallelism since memory optimization techniques require perfect dependence information for correctness and efficiency. This information is not often available at binary level or even at source level. Our technique synthesizes the pipeline with memory dependence speculation and postpones some phases of compilation by generating a small dependence analysis code or logic which makes use of runtime values. When the miss-speculation is detected, the pipeline rolls back to the correct memory dependence at runtime. Such speculative optimization achieves the large amount of parallelism and does not depend on any user annotation. The experimental results show promising speedup of up to 2.53, compared with the code in which memory accesses are not optimized in the pipeline fashion due to conservative memory analysis. In addition, we have evaluated our technique at hardware level implementation on FPGA devices and achieved comparable clock frequency and power consumption compared to conservative method while achieving significant improvement in throughput.

멀티미디어 및 신호처리 응용 프로그램들은 계산이 매우 많이 필요한 작은 부분들을 가지고 있으며, 성능 향상을 위하여 종종 하드웨어로 이 부분들을 가속하여 사용한다. 이 논문은 하드웨어 가속을 위한 여러 개발 방법론 중에서 이진변환을 대상으로 추론적 루프 파이프라이닝 기법을 도입하여 이진변환의 한계점을 극복하고자 한다. 하드웨어 가속을 위한 많은 컴파일러들이 상위 수준 언어를 이용하여 프로그램 명세를 하도록 개발되지만, 이진변환기로 기존의 실행 가능한 바이너리 코드를 하드웨어로 변환하는 것은 실제 개발 방법론에서 여러 장점을 가진다. 그렇지만 이진변환기로 변환된 코드는 상위 수준 정보의 부족으로 종종 최적화에 문제점을 가지게 되고, 특히 파이프라인의 병렬성을 잘 활용하기 위한 메모리 최적화 기법의 적용이 어렵게 된다. 이는 파이프라인을 합성하기 위한 메모리 최적화 기법들이 완벽한 메모리 종속성 정보를 요구하기 때문이다. 이러한 정보는 하위수준의 바이너리에서 종종 찾을 수 없으며 상위 수준의 코드에서도 가능하지 않은 경우가 있다. 이 논문에서 제안하는 기법은 정적으로 분석하기 힘든 메모리 종속성을 추론적으로 없다고 가정하여 하드웨어의 파이프라인을 합성하고. 실제 프로그램 동작 시에 작은 분석 코드나 하드웨어 로직을 이용하여 정확한 메모리 종속성을 판단한다. 그리고 추론적 메모리 종속성 분석이 틀린 경우 합성된 파이프라인이 정확한 동작을 하도록 동적으로 변경하도록 한다. 이러한 추론적 최적화 기법은 이진변환에서 사용자의 개입이나 프로파일링 도구 없이 메모리 종속성 분석을 정확히 하여 큰 병렬성을 달성할 수 있도록 하며, 실제 모의 성능 실험에서 추적 판단 없이 정적으로 종속성을 분석하여 합성한 파이프라인에 비하여 평균 2.53배의 성능향상을 얻었다. 또한 이 기법을 FPGA를 이용하여 하드웨어 수준에서 구현하여 성능뿐만 아니라 동작 주파수, 전력 소모 등을 측정하였다.

서지기타정보

서지기타정보
청구기호 {DEE 08012
형태사항 vii, 89 p. : 삽도 ; 26 cm
언어 영어
일반주기 저자명의 한글표기 : 오세종
지도교수의 영문표기 : Tag-Gon Kim
지도교수의 한글표기 : 김탁곤
수록잡지정보 : "Speculative Loop-Pipelining in Binary Translation for Hardware Acceleration". IEEE Transactions on COMPUTER-AIDED DESIGN of Integrated Circuits and Systems,
학위논문 학위논문(박사) - 한국과학기술원 : 전기및전자공학전공,
서지주기 Reference : p. 69-72
주제 Binary translation;loop pipelining;memory optimization;hardware acceleration;recon??gurable computing
이진변환;루프 파이프라이닝;메모리 최적화;하드웨어 가속;재구성 컴퓨팅
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