In this thesis, new encoder and decoder architectures are introduced that can greatly reduce the hardware complexity and computation time of non-binary turbo coding systems, without appreciable performance degradation. Since its introduction, turbo codes have been drawing truly remarkable interest not only from the coding theory community but also from all other areas of communication engineering. Now, turbo codes are widely considered as one of the major coding schemes for the future communication systems. In particular, non-binary turbo codes introduced recently are drawing growing attention from the coding theory community due to its excellent decoding convergence characteristics, large minimum distance, less susceptibility to the puncturing patterns, reduced latency, robustness to the decoding algorithm modifications and higher code rate. The major drawback of non-binary turbo codes is the exponential increase of the memory requirement for extrinsic information that can consume the major portions of the decoder area and power. In this thesis, a pseudo floating point representation method is proposed to significantly reduce the extrinsic memory requirement of non-binary turbo decoders without appreciable performance degradation. It is shown that 33~43% of the extrinsic information memory and as the result 13~18% of the total decoder complexity can be reduced in the case of the duo-binary turbo codes employed in the IEEE 802.16e standards. More dramatic complexity reduction is expected for the higher order non-binary turbo codes due to the exponential growth of the extrinsic memory size as the function of the symbol size order. Also an efficient tail biting algorithm is introduced that can speed up the tail biting process roughly by factor of two by judiciously exploiting the inherent structures of the IEEE 802.16e turbo encoders.
통신 시스템이 진화함에 따라 전송하고자 하는 정보가 고속화 및 고해상 멀티미디어화되어, 많은 정보를 빠르고 효율적으로 전송하는 일은 더욱 중요하게 되었다. 그러나 통신 채널에서 발생되는 간섭, 잡음, 페이딩 등에 의해 정보 손실이 발생하게 되고, 이로 인하여 발생되는 에러를 효율적으로 극복하기 위해서는 오류정정부호의 사용이 꼭 필요한 요소이다. 1993년 C. Berrou에 의해 처음 제안된 터보 코드는 비교적 간단한 구조로 Shannon limit에 근접하는 매우 우수한 오류정정 성능으로 지난 10여 년간 많은 관심 대상이 되었다. 지금까지의 터보 코드 구현에 관한 주요 연구 주제는 데이터 전송률을 늘리는 위한 방법과 하드웨어 및 전력 소모량을 줄이는 방법에 대한 연구 등이었다. 특히 데이터 전송률을 높이기 위해 tail-biting 기법, 다중 입력 터보 코드 등이 제안되었고, 3세대 이후 Mobile WiMAX, DVB-RCS 및 WiBro 등에 tail-biting 기법을 적용한 이중 입력 터보 코드가 표준으로 채택되었다.
본 논문은 다중 입력을 가진 터보 코드 구조에 대한 연구로서, 터보 복호기 구현 시 가장 큰 면적을 차지하는 부가 정보 저장 메모리를 줄이는 저메모리 복호 구조와 tail-biting 기법에서 효율적으로 Latency를 줄이는 터보 부호 알고리즘 및 하드웨어를 제안하였다. 터보 복호 시 필요한 부가 정보 저장 메모리를 줄이기 위해 첫 번째로 심볼 단위로 계산되는 부가 정보를 bit 단위로 근사하여 계산하는 Bitwise Approximated LLR 기법을 적용, 기존 방법 대비33%의 부가 정보 저장 메모리 소요량을 줄여 전체 터보 복호기 면적의 14% 감소 효과를 보였으며, 두 번째로 부가 정보 저장 시 필요한 비트 수를 줄이는 Pseudo Floating Point Representative LLR 기법을 적용, 별다른 성능 저하 없이 기존 방법 대비 43%의 부가 정보 저장 메모리 감소 및 전체 터보 복호기 면적의 18%를 줄이는 뛰어난 효과를 보였다. 또한, Mobile WiMAX 및DVB-RCS 등에 적용된 이중 입력 터보 부호기의 고유 특성을 이용, 병렬 처리 하드웨어로 구현한 결과 tail-biting 기법을 위해 필요한 Latency를 기존 대비 약 47%로 줄이는 동시에 파워 소모량도 감소를 시켰다.
본 논문에서 제안된 세가지 구조는 실제 터보 코드를 칩으로 구현 시 중요한 이슈인 면적과 전력 소모량을 개선하여, 다중 입력 터보 코드 칩화에 아주 효과적임을 확인할 수 있었다.
