Leakage current of CMOS circuits has become a major factor in VLSI design these days. Although many circuit techniques, such as power gating, reverse body bias, and so on, have been developed, they are not transparent to designers' perspective. They require significant amount of designers' input and/or are not aligned with traditional VLSI design process. In this thesis, we focus on technology mapping, which is usually the last step of logic synthesis that transforms register transfer level of circuits into a gate-level netlist. Instead of traditional cost function of delay and area, we use a probabilistic leakage as our cost during technology mapping. We consider pin reordering as the option in our mapping, in an effort to reduce the leakage. We also give a variety in our libraries through gate-length biasing, which increases the gate length of library gates but only slightly. Conventional technology mapping only considers combinational circuit, although sequential elements such as flip-flops and latches take appreciable proportion of total leakage in sequential circuits. In an effort to reduce the leakage of sequential elements, we propose a new flip-flop, which is constructed by taking conventional flip-flop and applying gate-length biasing to a subset of transistors in the flip-flop. The resultant flip-flop shows very skewed characteristics in terms of its leakage and its delay. This flip-flop is then exploited in our technology mapping process to reduce the leakage of flip-flops.
공정이 발전하고 CMOS 회로의 집적도가 높아짐에 따라 회로의 누설전류는 VLSI를 설계하는데 있어서 중요한 요소가 되었다. 파워게이팅이나 바디바이어싱과 같은 여러 가지 방법들이 누설전류를 줄이기 위해서 제안되고 발달되었으나, 설계자가 설계과정에서 특별히 구현해야 한다는 특징이 있다. 그리고 이 방법들은 전통적인 VLSI 설계 방법에서 벗어나기 때문에, 이들을 구현하기 위해서는 설계자가 상당한 시간을 들여야만 한다는 단점이 있다. 이 논문에서 우리는, RTL로 부터 게이트수준 netlist를 만드는, 회로 합성의 마지막 단계인 technology mapping에 초점을 맞추고자 한다. 단, Technology mapping과정에서, 전통적으로 회로의 지연시간이나 면적을 줄이는 것에 목적을 두지 않고, 회로의 확률적 누설전류를 줄이는 것을 목적으로 한다. 회로의 누설전류를 더욱 줄이기 위한 선택적인 방법으로 pin reordering이라는 것을 사용한다. 뿐만 아니라, gate-length biasing이라는 방식을 사용해서, 회로를 합성할 때 사용하는 library의 종류를 다양화 시켰다. 이것은 게이트의 채널 길이를 늘려줌으로써 누설전류를 줄이는 방식이다.
전통적인 방식의 technology mapping은 단지 조합회로를 합성하는데 사용하기 때문에, 전체 누설전류의 상당한 비중을 차지하는 플립플랍의 누설전류를 줄일 수 없는 문제점이 있다. 이 누설전류를 줄이기 위해서, 우리는 전통적인 플립플랍의 일부에 gate-length biasing을 적용시킨 새로운 플립플랍을 사용함으로써, 조합회로뿐만 아니라 플립플랍에서도 추가적으로 누설전류를 줄이는 방식을 제안한다. 이 플립플랍은, 누설전류와 지연시간 면에서 비대칭적인 특성을 가지고 있기 때문에, technology mapping과정에서 플립플랍의 누설전류를 줄이기 위해 사용된다.
