Mixed $V_t$ has been widely used to control leakage without affecting circuit performance. However, current approaches target the combinational circuits even though sequential elements, such as flip-flops, contribute an appreciable proportion of the total leakage. A skewed flip-flop (SFF) is obtained by slightly increasing the gate length of a subset of the transistors in a conventional flip-flop. The resulting SFF will exhibit very skewed characteristics in terms of leakage and delay, which depend on the transistors that are replaced. We present an algorithm that selectively substitutes SFFs for conventional flip-flops in sequential circuits, such that the timing constraint is still satisfied while the leakage from the flip-flops is reduced. When combined with the mixed $V_t$ technique, an average leakage saving of 17% is achieved, compared to the use of mixed $V_t$ alone. The leakage of the flip-flops themselves is cut by 56% on average.
VLSI 공정 기술의 발전과 함께 증가하는 누설 전류에 의한 전력 소비는 회로가 동작할 때 필요한 전력 소비 보다 더 커지고 있다. 누설 전류를 줄이기 위한 여러 기술들이 제안되고 있고, 그 중 Mixed $V_t$ 기법은 회로가 동작 상태일 경우나 휴식 상태일 경우 모두 누설 전류를 줄여 주는 방법으로 실제 널리 사용 되고 있다. 하지만 지금까지 Mixed $V_t$ 에 관한 연구는 회로의 combinational 부분에서 발생 되는 누설 전류에 초점이 맞춰져 있으며 전체 누설 전류의 상당한 부분을 차지하는 플립 플롭에서의 누설 전류를 줄이고자 하는 연구는 없었다. 따라서 본 연구에서는 순차 회로의 플립 플롭에서의 누설 전류를 줄이기 위한 방법을 제안하였다.
순차 회로에서의 flip-flop에서의 평균 누설 전류는 플립 플롭의 입력 값과 출력 값의 상태에 따라 결정 된다. 이 특성을 이용하여 누설 전류를 줄이고, 그 효율을 크게 하기 위하여 입력 값과 출력 값에 따라 매우 불균등한 누설 전류 특성을 보이는 비대칭 플립 플롭(skewed flip-flop, SFF)을 제안하였다. SFF는 플립 플롭 내의 특정 집합의 트랜지스터에 선택적으로 gate length biasing, high $V_t$ 기법등과 같이 누설 전류를 줄여주는 방법을 적용함으로써 구현 될 수 있었다. SFF은 timing측면에서도 불균등한 특성을 나타내었으며 평균적인 딜레이의 증가는 가장 작은 크기의 인버터 딜레이 보다 작았다.
이러한 SFF의 비대칭적인 timing특성을 고려하며 동시에 회로의 timing constraints에 영향이 없도록 기존의 변형되지 않은 플립 플롭을 SFF로 변환하는 알고리즘 또한 제안하였다. 알고리즘을 통한 SFF 변환 과정을 통해 플립 플롭의 누설 전류는 평균 56% 감소하였으며 전체 회로의 누설 전류는 17% 감소하였다.
