Parallel decoding is required for low density parity check (LDPC) codes to achieve high decoding throughput, but it suffers from a large set of registers and complex interconnections due to randomly located 1’s in the sparse parity check matrix. This paper proposes a new LDPC codes decoding architecture to reduce registers and alleviate complex interconnections required to store and exchange messages respectively. To reduce the number of messages to be exchanged among processing units (PUs), data flows are reconstructed to be loosely coupled by allowing duplicated operations which makes PUs exchange summation values instead of the original messages. In addition, intermediate values are grouped and stored into local storages each of which is accessed by only one processing unit. In order to save area, local storages are implemented using memories instead of registers. A partially parallel architecture is proposed to promote the memory usage and an efficient algorithm that schedules the processing order of the partially parallel architecture is also proposed to reduce the overall processing time by overlapping operations. To verify the proposed architecture, a 1024 bit rate-1/2 LDPC decoder is implemented using a 0.18 um CMOS process. The decoder runs correctly at the frequency of 154 MHz, which enables almost 1Gbps decoding throughput. Since the proposed decoder occupies an area of 10.08㎟, it is less than one fifth of area compared to the previous architecture.
Low Density Parity Check (LDPC) 코드는 코드의 길이가 길기 때문에 높은 전송률을 위해서는 병렬 처리가 불가피하지만, 병렬로 구현했을 경우 패리티 체크 매트릭스 (parity check matrix)에 랜덤하게 분포되어 있는 1의 위치로 인하여 많은 수의 레지스터와 복잡한 연결선을 구현해야 하는 문제가 있다. 본 논문에서는 레지스터의 수를 줄이고 연결선의 복잡도를 낮출 수 있는 새로운 LDPC 복호 구조를 제안한다. 연결선의 수를 줄이기 위해서 프로세싱 유닛 간에 주고 받는 메시지의 수를 줄일 수 있도록 체크 노드 (check node)와 베리어블 노드 (variable node)의 일부 연산을 중복하여 최소한의 정보만을 주고 받도록 함으로서, 연결선의 수를 줄이고 두 프로세싱 유닛 사이의 데이터 플로우를 느슨하게 만들어 준다. 여기에 중간값들은 로컬 액세스만 일어나게 되는 점을 이용하여 레지스터들을 프로세싱 유닛별로 그룹을 만들고 이를 메모리로 대체하게 되면 전체적으로 면적을 줄일 수 있게 된다. 완전 병렬 구조가 아닌 부분 병렬 구조를 취함으로서 레지스터 대신 메모리를 활용할 수 있을 뿐만 아니라 체크 노드 (check node) 연산과 베리어블 노드 (variable node) 연산을 겹칠 수 있는 스케줄링 알고리즘까지 고안하여 적용함으로서 복호 사이클 수를 줄여 전송률을 높일 수 있다. 제안된 구조의 효율성을 증명하기 위하여 1024 비트, 코드율 (code rate) 1/2 인 LDPC 부호 복호기를 0.18um 공정에서 설계하였다. 복호기는 154MHz의 동작 주파수에서 1 Gbps 에 가까운 전송률을 보여 준다. 제안된 복호기의 면적이 $10.08 mm^2$ 이므로 1Gbps 의 완전 병렬 구조의 다른 복호기에 비해 1/5 정도의 면적으로 대등한 성능을 얻을 수 있음을 보였다.
