We investigated three different methods of forming a dense layer of size- and location-controlled Si nanoparticles (np-Sis) using a nm thin, Si-rich layer deposited on an oxide layer, and feasibility of the layer as charge trapping layer of the np-Si floating gate non-volatile memory. Firstly, we investigated forming a dense, continuous layer of Si nanocrystals (nc-Si) by crystallizing a nm-thin layer of pure amorphous Si. In particular, we employed excimer laser annealing in combination with thermal annealing to obtain high quality nc-Si layer, since such nm-thin a-Si layers are very resistant to crystallization, and even when crystallized, there is a high number of defects. We found that the excimer laser annealing alone does not form a luminescent nc-Si in the Si layer even when the energy density is sufficient to melt the a-Si layers. Combined with a low-temperature thermal anneal, however, the excimer laser annealing can be an effective method by which to produce a small nc-Si at a much reduced thermal budget. However, the nc-Si layer was inadequate for a charge trap layer of np-Si floating gate nonvolatile memory, since the layer did not have insulator that can prevent the lateral charge transport through the layer. Secondly, we investigated forming a dense layer of nc-Si separated by oxide by precipitating them out of nm-thin silicon rich oxide (SRO, $a-SiO_x$(x<2) layer. We found that while it is possible to form a dense layer of nc-Si, the processing of precipitating nc-Si from a homogeneous SRO layer can leads to a Si diffusion and can compromise integrity of the tunnel oxide at the temperature and the time scale appropriate for the nc-Si formation. Finally, we investigated forming a dense layer of <3 nm sized a-Si nanoparticles separated by thermal oxide by thermally oxidizing a nm-thin layer of pure amorphous Si. We found that the a-Si layer breaks up upon oxidation, self-assembling into a dense layer of <3 nm sized a-Si nanoparticles separated by thermal oxide after 180 s. And the use of such layer enabled achieving the a-Si nanoparticles floating gate memory with a trap density > $10^{13}cm^{-2}$ and a very high retention rate at 150℃.
0.1Tb 집적도를 가지는 Si 나노 입자 메모리 구현을 위해서는, Si 나노 입자를 크기와 위치를 제어 하면서, 매우 밀도 높게 형성 시킬 수 있는 기술이 필요하다. 그래서 Si 나노 입자 크기 (2-3nm) 정도의 두께를 가지는 비정질 Si 박막 혹은 silicon rich oxide (SRO) 박막을 이용하여, 그러한 Si 나노 입자 층을 형성시키는 방법들에 관한 연구를 수행하였다. 아울러, 이러한 방법들에 의해 형성된 Si 나노 입자 층을 이용하여 실제 Si 나노 입자 메모리 구현이 가능한지에 대해서도 살펴보았다.
첫 번째로, 비정질 Si 박막을 결정화시킴으로써 밀도 높은 Si 나노 결정 층을 형성시키는 방법에 대해서 연구하였다. 매우 얇은 Si 박막 (2-3nm) 은 고온 열처리만으로 결정화시키기 어려워, 고온 열처리와 더불어, 순간적으로 Si 박막에 매우 큰 에너지를 가할 수 있는 excimer laser 를 Si 박막에 조사 시켰다. excimer laser 만으로는 Si 나노 결정을 형성시킬 수 없었지만, 고온 열처리 후 excimer laser를 조사 시키면 매우 좋은 특성을 갖는 Si 나노 결정들이 매우 밀도 높게 형성됨을 확인 하였다. 하지만, 이러한 방식으로 형성된 Si 나노 결정 들은, Si 나노 결정들 간의 거리가 너무 짧아, 전자를 오랫동안 격리 시킬 수 있는 구조를 필요로 하는 Si 나노 입자 메모리 구조에 적용은 가능하지 않았다.
두 번째로, SRO 박막을 고온 열처리하여 과포화 된 Si을 석출시켜, $SiO_2$ 내에 Si나노 결정을 형성시키는 방법에 대해서 연구하였다. $SiO_2$ 위에 증착 된 매우 얇은 SRO 박막을 (~3nm) 1100℃ 이상에서 열처리 하면, 밀도 높은 Si 나노 결정이 형성됨을 확인 하였다. 하지만, 이러한 경우에 Si 나노 결정의 위치나 크기가 SRO 박막의 위치나 두께에 의해 잘 제어되지 않았다. 이는 Si 나노 결정 형성에 결정적 기여를 하는 과포화 된 Si 들의 이동이, SRO 박막 에서만 제한되지 않기 때문이다. $SiO_2/SRO$ 다층 박막 구조에서 Si 나노 입자를 형성 시킬 때에는, 3nm 보다 작은 두께를 갖는 $SiO_2$ 로는, 각각의 SRO 층들 간에서 이루어지는 Si의 이동 때문에, SRO층들이 분리 되지 않음을 확인하였다. 아울러 1000℃ 이상에서 열처리된 2.5nm $SiO_2$ / 3nm SRO / 7nm $SiO_2$ 구조가 매우 낮은 전압에서도 절연 특성을 잃는 현상을 관찰 하였다. 이는 Si 나노 결정이 형성 되는 동안 SRO 층으로부터 이동 해온 Si 원자들에 의한 tunnel oxide혹은 control oxide 의 박막 질 저하에 의한 것으로 이해되었다. 따라서, 이 방법은 3nm 정도의 tunnel oxide를 필요로 하는 Si 나노 입자 메모리 제작에는 적당 하지 않았다.
마지막으로, 비정질 Si 박막을 고온에서 산화시켜 3nm 이내의 크기를 가지는 Si 나노 입자를 형성 시키는 방법에 대하여 연구하였다. 비정질 Si 박막을 고온에서 산화 시키면, 초기에는 균일하게 산화 되지 않은 Si 박막이 관찰되나, 이를 일정 시간 이상 산화를 시키면 ~3nm 크기의 Si 나노 입자들이 관찰 되었다. Si 나노 입자의 형성은, 불 균일한 산화 과정에 의해 Si 박막의 굴곡이, 새로 형성된 $SiO_2$에 의해 야기되는 압력에 의해 다른 부분보다 얇은 두께를 가지는 부분에서 끊어짐으로써, Si 박막이 Si 나노 입자 층으로 바뀌는 과정에 의한 결과로 이해되었다. 아울러, 이렇게 형성된 Si 나노 입자 막을 이용하면, 매우 높은 밀도(>$10^{13}cm^{-2}$) 전하를 저장 시킬 수 있고, 동시에 높은 온도(150℃)에서도 매우 긴 retention time 을 가질 수 있는 Si 나노 입자 메모리를 제작할 수 있음을 확인 하였다.
