Due to rapidly growing markets of battery-operated wireless sensor network (WSN), the needs for extremely low-power single-chip wireless transceivers have drawn wide attention. Especially, power reduction of receiver is a key issue to improve power efficiency of transceiver. This is because sensor nodes spend far more time in receiving (waiting for wake-up signal) than in transmitting (answering the requests). Therefore the receiver power consumption is the most critical issue in the design of low-power transceivers, even though the power level required in transmit mode is an order of magnitude higher. Thus, the methods focused on power reduction without sacrifice of performance should be devised to increase life-time of sensor nodes. This thesis proposes and implements receiver front-end and frequency source, which are the most power-consuming blocks and determine the entire receiver performance.
Because sensor nodes are sensing and transmitting slowly varied data of environmental and biological information, new network specifications suitable for low-power and low data rate have been generated. Transmitted signal at 2.4-GHz, which is modulated by FSK, has an output power of 10 dBm to link sensor nodes. And a bit-error rate (BER) of $10^{-3}$ and sensitivity of -90 dBm is required in receiver. As a result, receiver performance should satisfy a noise figure of 20 dB with an IIP3 of -33.5 dBm and phase noise of -93 dBc/Hz.
To satisfy the receiver specifications with very low-power consumption, we propose and demonstrate two important blocks in receiver, which are the largest power consuming components. First, a 2.4-GHz fully integrated CMOS frequency source using a current-reused differential frequency multiplier and a 1.2-GHz VCO are proposed in order to reduce power consumption of receiver. The proposed frequency multiplier can generate differential output signals with differential input signals and reduce power consumption by reusing DC bias current. In addition, the proposed frequency source requires no additional power and circuitry compared with a conventional one which consists of VCO and LO buffer operated at RF signal frequency, because the frequency multiplier plays a role of LO buffer.
And then, we proposed a 2.4-GHz receiver front-end using current-reused folded-cascode circuit scheme. The proposed front-end improve noise figure and conversion gain by employing a vertically stacked LNA and folded-cascode mixer. To increase the voltage gain of LNA, optimum input matching method is proposed and analyzed. While the proposed input matching method shows high noise figure of LNA, overall noise figure of front-end can be improved because large gain of LNA sufficiently screen the mixer noise figure. To reduce power consumption, tail current of LNA is re-used in mixer by stage stacking. In order to avoid voltage headroom problem, folded-cascode mixer is adopted. SNR degradation caused by flicker noise, which is one of the most important problems in DCR, is physically analyzed. From this analysis, we can see that folded cascode front-end shows low flicker noise conversion to DC.
The proposed receiver front-end and frequency source are fully integrated on single chip using TSMC 0.18- μm 1-poly 6-metal CMOS process, which provides a 2 μm-thick AlCu top metal layer. The frequency source tunes from 2.22 GHz to 2.45 GHz by changing control bias from 0 V to 0.7 V. Measured phase noise is -115.83 dBc/Hz at 1 MHz offset from 2.2 GHz carrier frequency with 590μW power consumption (343 μW for a VCO and 245 μW for a frequency multiplier). And the proposed receiver front-end with an integrated frequency source achieves a conversion gain of 30.5 dB with a noise figure of 10.2 dB at 10 MHz intermediate frequency, while taking 500 μA bias current from a 1.0 V power supply. In same bias condition, a conventional merged LNA and SB mixer shows a conversion gain of 20.4 dB and a noise figure of 19 dB at 10 MHz intermediate frequency. The conversion gain and noise figure improvements of the proposed receiver front-end using an integrated frequency source over a conventional merged LNA and SB mixer are 10.1 dB and 8.8 dB at 10 MHz, respectively, with the same power consumption of 500 μW.
배터리로 동작하는 무선 센서망의 경우, 동작 가능 기간을 1년 이상으로 늘리기 위하여 저전력으로 동작하는 RF 송수신단의 설계가 반드시 필요하게 된다. 일반적으로 센서 node를 구성하는 대부분의 회로들은 wake-up 신호가 수신기에 감지되기 전까지는 sleep mode에서 동작하여 전력 소모를 효율적으로 줄이는 방법을 사용한다. 반면, 수신기는 wake-up 신호를 감지하기 위하여 꾸준히 전력을 소모하게 되므로 수신기의 전력 소모를 줄이는 것이 센서 node의 전력 효율을 높이는 가장 중요한 과제임을 알 수 있다. 따라서 본 논문에서는 수신기의 성능의 감소 없이 전력 소모를 효과적으로 줄일 수 있는 회로를 제안한다. 특히 수신기에서 전력 소모가 가장 크고 성능을 결정짓는 중요한 부분인 수신기 전단 및 주파수 생성기에 관하여 기술한다.
센서망의 경우 자연계나 인체의 신호와 같은 변화율이 크지 않은 신호를 감지하고 전송하기 때문에 매우 낮은 data rate을 가지며, 전송 효율을 높이기 위해 아주 작은 전력을 소모하면서 근거리 통신을 한다는 점에서 다른 WLAN, cellular나 PCS와 뚜렷이 구분이 된다. 따라서 센서망의 고유한 특징에 적합한 network 규격이 생성되어야만 보다 저렴하고 전력 효율이 좋은 network을 구현할 수 있다. 이를 위해 본 논문에서는 먼저 칩의 크기 및 전력 효율을 고려하여 신호의 동작 주파수와 변조 (modulation) 방법 및 link budget을 결정하였다. 그리고 이를 만족시키기 위한 수신기의 bit-error rate, noise figure, 선형성 및 위상 잡음 등의 규격을 제시하였다.
제안된 통신 규격을 만족시키며 전력 소모를 줄이기 위하여, 수신기에서 가장 중요한 부분인 주파수 생성기와 수신기 전단 회로를 제안하였다. 제안된 2.4-GHz 주파수 생성기의 경우, 1.2-GHz 전압 제어 발진기 (voltage-controlled oscillator)와 전류 재사용 구조를 사용한 2.4-GHz 차동 주파수 체배기 (differential frequency multiplier)를 사용함으로써 frequency divider에서 소모하는 전력을 효과적으로 줄여 주었다. 제안된 차동 주파수 체배기는 차동 입력 신호만 사용하여 두 배의 주파수를 갖는 차동 출력 신호를 생성할 수 있으므로 추가적인 회로나 전력 소모를 요구하지 않는다. 또한 전류 재사용 구조를 사용함으로써 전력 소모를 절반으로 줄여주었다. 마지막으로 제안된 주파수 체배기는 낮은 잡음 특성을 갖는 LO buffer의 역할을 수행하기 때문에 mixer의 잡음 특성을 향상 시킬 수 있다.
또한 전류 재사용 구조를 이용한 2.4-GHz 저전력 저 잡음 수신기 전단을 제안하고, 구현하였다. 제안된 수신기 전단은 잡음과 이득 특성을 향상시키기 위하여 LNA와 mixer를 모두 사용하되 LNA와 mixer를 수직으로 연결해줌으로써, mixer의 전류가 LNA로 흐르게 설계하였다. 이렇게 함으로써 두 단에서 소모되는 전류를 절반으로 줄여 수신기의 전력 소모를 줄여주었다. 또한 single-balanced mixer 대신에 folded-cascode mixer를 사용하여 낮은 공급 전압 하에서 LNA와 mixer를 수직으로 연결하여도 voltage headroom에 문제가 없도록 하였다. 마지막으로 direct-conversion 수신기에서 SNR의 감소에 가장 큰 영향을 주는 저주파 잡음 (flicker noise)에 대하여 분석하고, 이 분석 결과를 통하여 제안된 수신기 구조가 저주파 잡음을 효과적으로 줄일 수 있다는 것을 증명하였다.
제안된 수신기 전단과 주파수 생성기는 TSMC 0.18-μm CMOS 공정을 이용하여 집적화된 단일 칩으로 제작하였다. 제작된 주파수 생성기의 경우 0.7 V의 공급 전압에서 동작하며, 1.2-GHz 전압 제어 발진기와 2.4-GHz 주파수 체배기에서 각각 343 μW 와 245 μW 의 매우 낮은 전력을 소모한다. 주파수 생성기에서 발생하는 신호는 제어 전압을 변화시킴에 따라 2.22 GHz에서 2.45 GHz까지 주파수가 조율됨을 확인하였다. 또한 2.2-GHz의 주파수를 갖는 출력 신호의 위상 잡음은 1 MHz offset에서 -115.83 dBc/Hz로 측정되었다. 이는 187.4 dBc/Hz의 FOM으로 제안된 주파수 생성기가 매우 작은 전력 소모로 좋은 성능을 보임을 알 수 있다. 제안된 수신기 전단의 경우 1.0 V의 공급 전압에서 500 μA 의 매우 낮은 전류만 사용하면서, 30.5 dB의 전압 이득과 10.2 dB의 noise figure를 얻을 수 있었다. 제안된 회로의 우수성을 증명하기 위하여 제작된 기존의 merged LNA and mixer의 전압 이득과 noise figure는 각각 20.4 dB와 19 dB로 측정이 되었다. 따라서 제안된 수신기 전단은 500 μW의 동일한 전력 소모 조건 하에서, 기존 회로에 비해 전압 이득 특성은 10.1 dB 증가하였고, noise figure는 8.8 dB가 감소하는 결과를 얻을 수 있었다. 이러한 결과들은 제안된 회로가 무선 센서망과 같이 저전력으로 동작하는 환경에서 매우 적합함을 입증한다.
