The significant increase of market demands for low-cost and high-performance CMOS image sensor makes the development of CMOS image sensor more aggressive. However, lots of bottlenecks start to be found at optics and electronic systems recently. Most of all, recent degraded pixel performance in low voltage operation is one of the most intricate problems. Especially, as sub-0.18um CMOS process is adopted, the supply voltage is reduced less than 2.5V, which inevitably opens the possibility of incomplete reset of PPD, because the photodiode reset voltage, i.e., the pinning voltage $(V_{pin})$ can not be accordingly reduced. Furthermore, the potential barrier which exists between photodiode and charge transfer (TX) transistor due to surface implantation on top of the pinned photodiode (PPD) should be designed to be suppressed during reset and charge transfer operation. However, it is not easily obtained anymore due to the reduced operational voltage margin between the $V_{pin}$ and the floating diffusion (FD) voltage.
Under these circumstances, prior to the introduction of non fully-depleted pinned photodiode (NFD-PPD), we first propose DC and noise setup as a cost-effective inspection tool in which a pixel-level characterization can be conducted using an external ADC board (Gage 1610 model). Using photodiode programming in the developed DC and noise setup, various performance parameters are extracted from a single pixel test pattern including dark current, $V_{pin}$, well capacity, the FD capacitance (conversion gain), the ratio of the PD capacitance over the FD capacitance, dynamic range, charge transfer curve, photon transfer curve and so on. The input-referred noise levels due to the used external ADC board and overall measurement setup are also experimentally measured, which verifies that the measured noise level, for example in PTC curves, is sufficiently lowered and not affected in the measurements. The measured minimum input-referred noise voltage power levels of the external ADC and overall measurement setup are $13.9nV^2$ and $21.8nV^2$, respectively, on the basis of correlated double sampling method.
After developing pixel-level characterization techniques, the operational principle of NFD-PPD is examined in detail. Before detailed analysis of NFD-PPD, a simple method to inspect the reset condition of PPD is also proposed in order to check if the PPD is sufficiently depleted (reset). By adopting different on-voltage $(V_{TX(on)})$ of TX transistor, we conclude that the nominal operating condition of TX transistor, i.e., $(V_{TX(on)})$ = 2.5 V, is not optimum condition because some electrons in FD node move into the TX channel instantly in this condition when the TX transistor on. Unfortunately, this is normally happened in conventional pixel design, i.e., the same threshold voltage is adopted in both TX transistor and reset (RX) transistor. Additionally, sufficient suppression of the potential barrier for avoiding NFD-PPD normally results in the reduction of well capacity, because the sufficient suppression of the barrier beside TX transistor for sufficient PPD reset results in insufficient barrier for well capacity when the TX transistor off.
To alleviate both problems of partial TX transistor turn-on and well capacity reduction, we propose two methods, namely, pseudo pinch-off method and negative offset method by adopting a different pulse driving to TX transistor. The on-voltage of TX transistor on reset and charge transfer condition is reduced to 2.1 V for more stable reset and charge transfer condition, while the off-voltage of TX transistor is also reduced to -0.6 V in order to increase the well capacity and reduce the dark current. The enhancement results using these methods are experimentally verified. Especially, this method is found to be also effective in suppressing the fixed pattern noise (13 dB).
As well as brief noise measurement results using the proposed pixel-level characterization setup, some noise measurement issues from a single test pixel are dealt with. Additionally, since the 1/f noise will be more significant in CMOS image sensor using a scaled CMOS process, the effect of thin gate oxide on 1/f noise is also investigated from the viewpoint of reliability by applying electrical stress.
At the end of this thesis, two topics which are parallel conducted with the research of CMOS image sensor are appended. In Appendix A, the Q factor enhancement technique and analysis of varactor for RF and microwave applications are presented using SiGe HBT process which is provided by Electronics and Telecommunication Research Institute (ETRI). The performance of the proposed structure is characterized first and compared with other conventional types of varactor in detail using extracted model parameters. In Appendix B, a strained-SiGe complementary MOSFET adopting different thicknesses is fabricated and analyzed. By utilizing the different boron diffusivity in silicon and SiGe, it also enables seamless implementation of both n-channel and p-channel. Technological differences between stained-SiGe and strained-Si are reviewed briefly in this appendix. A successful and seamless implementation of both n-channel and p-channel MOSFET with performance enhancement to each type is verified with various experimental results.
과거 CCD형이 대부분이던 이미지 센서 시장은 2006년에 이르러 이미지 센서 전체 시장규모인 35억불의 절반을 CMOS형으로 대체해 나가고 있다. 이와 같은 변화는 이미지 센서 시장의 모멘텀이 2~3년 전의 예상보다 더 빠른 속도로 CCD형에서 CMOS형으로 이동 중에 있음을 의미한다. CMOS형 이미지 센서의 두드러진 시장 점유율 상승은 단순한 CMOS 공정호환성에만 기인하는 것이 아니라, on-chip으로 이미지 후처리를 통한 최종 이미지 품질의 특성을 효율적으로 개선할 수 있으면서, 동시에 CMOS 소자 스케일링 효과를 이용할 수 있기 때문이다. 특히 CMOS 형 이미지 센서 픽셀 구조 중에서 우수한 특성을 가져 주로 이용되는 4-트랜지스터 구조는 포토다이오드로 pinned photodiode (PPD)를 이용함으로써 암전류를 크게 개선할 수 있고, 더불어 완전 공핍된 구조로 PPD를 구동함으로써 image lag와 같은 잡음을 크게 억제할 수 있다. 이는 구조적으로 accumulation CCD와 비슷한 수준의 성능을 낼 수 있으면서, 동시에 전하 이동 (transfer or TX) 트랜지스터의 도입으로 photon을 적립하는 노드와 검출하는 노드를 분리함으로써 photon에 대한 이득 특성을 크게 개선할 수 있는 장점이 있다.
하지만 CMOS 공정 스케일링이 0.18μm CMOS 공정에 이르러, 4-트랜지스터 구조는 여러 가지 기술적인 문제점을 발생시키고 있다. 특히 4-트랜지스터의 경우 PPD의 완전 공핍에 대한 어려움으로 인하여 픽셀 설계에 있어 여러 가지 최적화 문제를 유발하고 있다. 일반적인 상태에서는 충분히 높은 전원전압(VDD)과 상대적으로 낮은 PPD의 리셋전압 $(V_{pinning})$ 조건을 가지도록 하여 상대적으로 PPD의 완전 공핍 조건을 만들기가 용이하며, 이로 인하여 우수한 특성을 손쉽게 유지할 수 있다. 그러나 CMOS 공정 스케일링을 통해 VDD가 점점 낮아지는 조건에서 $V_{pinning}$ 을 충분히 낮게 설계하는데 한계가 있으므로, PPD의 불완전 공핍 가능성은 높고, 이는 픽셀 소자의 공정 및 설계에 중요한 영향을 미치고 있다. 더욱이 일반적인 PPD와 TX 트랜지스터의 구조에서는 PPD와 TX 사이에 전위장벽이 존재하게 되는데, PPD와 TX 트랜지스터의 드레인(FD노드)의 전압 차이가 점점 줄어들어 이 전위장벽에 대한 충분한 억압을 하지 못하면 결과적으로 공정마진을 줄여 이미지센서 수율에도 악영향을 미치게 된다.
본 논문은 이러한 상황에서 최근 0.18μm CMOS 공정에서 개발된 픽셀에 대한 실험을 통해 non-fully depleted pinned photodiode (NFD-PPD)를 가진 4-트랜지스터 픽셀 구조의 동작에 관한 연구를 하게 되었다. 이를 위해 먼저 테스트 픽셀 구조에서 픽셀의 특성을 평가하기 위한 측정 방법을 개발하였다. 이 측정 방법은 크게 DC 및 동적 특성을 파악하기 위한 셋업으로 외부 ADC 블록을 이용한 방법과 저주파 대역의 잡음 분석을 위한 1/f 잡음 셋업이 이용되었다. 더불어 외부 ADC 블록으로 PPD에 대한 프로그래밍 기법을 이용하여 charge transfer curve, photon transfer curve 등의 특성 파라미터를 추출하는 방법을 제안하고, 이 방법에 따라서 단일 테스트 픽셀의 추출된 특성값을 제시하였다. 또한 정확한 노이즈 분석을 위하여 외부 ADC 블록의 최소 입력 노이즈 잡음 전압과, 전체 측정 셋업의 최소 입력 노이즈 잡음도 추출하여 photon transfer curve의 타당성 검토 때 이용하였다. 참고로 본 측정 시스템의 입력 노이즈 파워값은 $17.4nV^2$ 이며, correlated double sampling (CDS)로 읽은 노이즈 파워값은 $21.8nV^2$ 로 측정되었다.
이러한 측정 셋업을 이용하여 테스트 픽셀의 동작 조건을 파악하기 위하여, 먼저 간단한 DC 측정 셋업을 제안하고, 이를 이용하여 NFD-PPD로 동작하고 있음을 확인하였다. 또한 NFD-PPD에서는 기존의 일반적인 전압 조건(현재 샘플의 경우 2.5 V)에서 암전류가 최적화되지 않음을 증명하였다. 이는 공정 또는 소자의 문제가 아니라, 일반적인 픽셀 공정조건에서 필수적으로 발생하는 현상임을 규명하였고, 다양한 분석을 통하여 그 원인을 규명하였다. 또한NFD-PPD 동작조건에서 나빠지는 픽셀 동작 특성과 더불어 NFD-PPD동작 상태를 피하고자 할 때 발생할 수 있는 well capacity의 감소에 대하여 설명하였다. 즉, TX 트랜지스터가 on일 때 전위장벽을 최대한 낮추어 NFD-PPD를 회피하도록 공정 및 소자를 변경한 경우, TX 트랜지스터가 off일 때는 충분히 전위장벽이 형성되지 않아 well capacity를 줄이는 요인이 된다.
앞서 언급한 상반되는 두 가지 문제를 일시에 해결하기 위해 먼저 규명된 NFD-PPD의 동작원리로부터 TX 트랜지스터의 on 전압의 최적화 위치를 결정하고, 더불어 well capacity감소를 막기 위해 photon을 모으는 시간 (즉 integration time)에 음의 전압을 가해주는 방법이 제안되었다. 이 방법은 단순히 TX 트랜지스터에 가하는 펄스 파형만을 변경함으로써 픽셀의 특성을 개선할 수 있는 간단하면서도 효과적인 방법이다. 이 방법들을 본 논문에서는 각각 pseudo pinch-off 구동방법과 negative offset 구동방법이라고 하는데, 이 방법은 NFD-PPD 구조에서 발생할 수 있는 암전류 성분을 감소시키는 동시에 NFD-PPD로 동작할 때에도 최대한 PPD가 일정하게 공핍 되도록 한다. 특히 negative offset 방법은 TX 트랜지스터가 on 되었을 때, 기생 potential barrier를 충분히 작게하여 PPD가 완전 공핍되기 쉬운 조건으로 한다. 동시에 TX 트랜지스터가 off 되었을 때, 낮아진 potential barrier를 전기적으로 높여줌으로써 well capacity의 손실 없이 NFD-PPD를 손쉽게 공핍을 더 시킬 수 있는 방법을 제공한다. 본 논문에서는 제안된 방법을 적용하여 픽셀 특성을 측정하였고, 더불어 그 유용성에 대하여 고찰하였다.
추가적으로 저주파 잡음 측정을 통하여 얇은 게이트 산화막을 가진 이미지 센서에서 발생할 수 있는 저주파 잡음특성을 분석하였다. 게이트 산화막이 얇아질 경우 일반적인 노이즈 모델과 차이가 있음을 알 수 있으며, 동작 시간이 늘어날수록 출력 노이즈 파워가 게이트 노이즈와 연관도가 높아지면서 최종 노이즈 증가에 큰 영향을 미칠 수 있음을 확인하였다.
마지막으로 부록1과 부록2에서는 SiGe 바이폴라 공정에서 버렉터의 Q factor를 개선하기 위한 구조 및 SiGe buried 채널을 이용한 MOSFET 개선 방법을 제시하였다. 각각의 경우 제작된 샘플에 대하여 Microwave 측정 및 모델링을 통하여 특성 분석을 확인하였다. 특히 제안된 SiGe 채널 구조는 n-채널과 p-채널에 대하여 동시에 구현할 수 있으며, 더불어 각각의 특성(1/f noise 포함)이 크게 개선됨을 실험적으로 증명하였다.
