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Performance improvement of nanocrystal memory = 나노 결정 메모리의 특성 향상에 관한 연구
서명 / 저자 Performance improvement of nanocrystal memory = 나노 결정 메모리의 특성 향상에 관한 연구 / Kee-In Bang.
저자명 Bang, Kee-In ; 방기인
발행사항 [대전 : 한국과학기술원, 2006].
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The rapid growth of the market for portable electronic appliances requires flash memory devices with high performance such as very large storage density, low power consumption and fast operation. Although Flash memories have been designed as a solution to the scaling problem of conventional EEPROM devices, aggressive scaling of the transistor dimensions and the dramatic increase in the memory array size demand a lower voltage memory cell design for the future. In the case of the tunneling oxide, it must be thin enough to allow a fast write/erase speed at reasonable voltage levels with negligible degradation after $10^5$ programming cycles and thick enough to avoid charge loss during read or normal operations. Thus, all scaling issues pertinent to flash memories are ultimately related to the reliability of the tunneling oxide. Theoretically, in order to ensure ten-year data retention time, the tunneling oxide could be scaled until electron flow through the full oxide thickness becomes significant. However, stress-induced leakage current (SILC) imposes a more stringent limitation on the tunneling oxide can discharge the conduction polysilicon memories was set as thin as about 10 nm from the beginning, and has scarcely been thinned over five successive generations to limit its thickness to 7-8 nm at the present states of nonvolatile memory technology. As a result, the dimension of the FG transistor have been scaled much more slowly than those of the logic transistor, and therefore, the Flash memory performance in terms of access time, write/erase speeds, and operation voltages has not been substantially improved with device scaling. In order to overcome the technological constraints imposed as the device size approach dimensions below the 100 nm range, new memory concepts are needed for ultrahigh density, low-voltage, low-power, and fast write/erase data storage. One of the most promising candidates is nanocrystal memory which has the two-dimensionally distributed Si nanocrystals inside the gate dielectric of the conventional flash memory. This single-transistor memory device has been introduced as an alternative structure to conventional DRAM for high-storage density and low-power operation, as well as to nonvolatile memories such as Flash EEPROMs for faster write/erase speed, lower write/erase bias, and better endurance. Up to now, a number of research groups have studied nanocrystal memory as an alternative for the future nonvolatile memory. However, the memory window has not been improved probably due to the inherent material properties. Therefore, it is urgent to increase the memory window of the nanocrystal memory to give it a challenging power. In this work, two main schemes were applied to increase the memory window of the nanocrystal memory. The one is to add charging sites into the Si nanocrystals intentionally. If charging sites are inserted into the bandgap of the Si nanocrystal, they can behave as additional traps, which is motivation of the first method. In this work, boron (B) is doped into the Si nanocrystals to act as additional trap. At first, for the reference, undoped Si nanocrystals were deposited on the oxidized Si surface by photo-CVD method. During the experiments, the flow rate of $SiH_4$ was varied from 1 sccm to 5 sccm with $H_2$ fixed at 20 sccm, while other parameters such as the process pressure and the substrate temperature were kept at 0.5 Torr and 150℃, respectively. At the deposition condition of $SiH_4/H_2$ = 5 / 20, the undoped Si nanocrystals have highest number density of $1.03\times10^{12}cm^{-2}$ and the mean size of 5.64 nm. Based on the reference condition described above, B-doped Si nanocrystals were formed by varying the flow rate of $B_2H_6$ gas from 0.25 sccm to 1 sccm. In all samples, the number density of the undoped and B-doped Si nanocrystals was about 7.3 ~ 8.5 × $10^{11}cm^{-2}$ and the mean size of them was 7.2 ~ 7.5 nm, which were strictly controlled by the photo-CVD method. From the CV characteristics, the flat band voltage shifts $(\DeltaV_{FB})$ were 1.73 V for undoped Si nanocrystal MOS and 3.17 V for B-doped Si nanocrystal MOS $(B_2H_6=1sccm)$ even after the thermal annealing to passivate the interface between the Si nanocrystals and the $SiO_2$. When B-doped Si nanocrystals were embedded in the gate dielectric of MOSFET structure, the threshold voltage shifts $(\DeltaV_{TH})$, i.e. memory window, were measured. The maximum memory windows were 0.51V, 0.77V, and 0.8V for B-doped Si nanocrystal memories at the $B_2H_6$ flow rate of 0.25, 0.5, and 1 sccm, respectively. Compared to the value of undoped Si nanocrystal memory of 0.41 V, they are significantly improved. It is very impressive phenomenon that is never reported. The other scheme is to replace the Si nanocrystals with Zn nanocrystals by photo-MOCVD. The major advantages of metal nanocrystals over their semiconductor counterparts include higher density of states around the Fermi level, stronger coupling with the conduction channel, a wide range of available work functions, and smaller energy perturbation due to carrier confinement. However, up to now, the evaporation or sputtering method followed by thermal annealing was most public. As can be predicted, those methods give damage onto the tunneling oxide, which results in a degradation of the device. The photo-MOCVD process is soft and damage-free, which means that it does not add damage onto the oxide which needs high quality. After all, the Zn nanocrystal memory which is prepared by photo-MOCVD has the advantages of the metal nanocrystal and removes the disadvantage of the previous public methods. In this work, the density and the mean size of the Zn nanocrystals were about $1\times10^{13}cm^{-2}$ and 1~2 nm, respectively, deposited at the condition of the process pressure of 0.25 Torr, the flow rate of the carrier gas (Ar) of 10 sccm, and the deposition time of 60 sec. The memory window of the Zn nanocrystal memry was about 2.21at the writing pulse of 13V/100ms and the erasing pulse of -12V/100ms. Even though the work function of Zn is slightly smaller than public metals such as W, Pt, Au, etc, the memory window is comparable to that of them by virtue of the ultra high density and small size. And the retention characteristic is significantly improved because the tunneling oxide was not exposed to the high energy damage unlike the public methods. As described above, the B-doped Si nanocrystal memory and the Zn nanocrystal memory is promising and superior to the previous results. They can play important roles in the nanotechnology world.

휴대용 전자기기 시장의 급속한 성장으로 인해 플래시 메모리의 고성능화는 필수불가결하게 되었다. 이러한 성능을 위해서는 대용량의 저장 공간이나 낮은 전력 소모 및 빠른 동작이 수반되어야 한다. 플래시 메모리는 단일 적층 게이트의 MOS 트랜지스터로써, $10^5$ 번 정도의 쓰기/지우기 동작을 하고나면 열화되는 현상이 발생한다. 또한, 쓰기/지우기 동작시 터널 산화막을 통한 전류가 작기 때문에 결과적으로 동작 속도가 느리다는 단점을 안게 된다. 동작 속도의 향상을 위해서 터널 산화막의 두께를 줄이면 데이터의 보유 시간이 감소하게 되므로 trade-off가 존재하게 된다. 이와 같이 플래시 메모리의 사이즈 감소와 관계된 문제들은 궁극적으로 터널 산화막의 신뢰성과 연관되어 있다. 결과적으로 플래시 메모리의 크기는 논리 트랜지스터보다 느리게 스케일링되는데, 접근 시간, 쓰기/지우기 속도, 동작 전압과 같은 소자의 성능은 소자의 크기 감소에 따라서 크게 향상되지 않는다. 소자의 크기 감소에 따른 기존 플래시 메모리의 문제를 해결하기 위해서 새로운 메모리가 요구되어지는데, 이 메모리는 고집적화, 저전력소모, 빠른 쓰기/지우기가 가능해야 한다. 이 대안으로써 가장 큰 가능성을 지니고 있는 소자가 나노 결정 메모리이다. 나노 결정 메모리는 기존의 플래시 메모리의 부유 게이트가 나노 크기의 실리콘 결정으로 대체된 구조를 가진다. 나노 결정 메모리의 경우 쓰기/지우기 동작시에 직접 터널링방식을 이용하기 때문에 터널 산화막의 두께를 얇게 할수 있기 때문에 소자의 동작속도를 향상시킬 수 있으며 터널 산화막의 열화를 막을 수 있기 때문에 차세대의 메모리로서 주목을 받고 있다. 하지만 현재까지의 기술로는 메모리 윈도우가 너무 작기 때문에 이를 향상시키기 위한 연구들이 지속적으로 진행되어야 한다. 본 연구에서는 나노 결정 메모리의 메모리 윈도우를 향상시키기 위해서 크게 두가지의 방법을 제안하였다. 첫째로, 실리콘 나노결정에 보론을 도핑함으로써 인위적으로 트랩을 늘리고 결과적으로 메모리 윈도우를 향상시키게 된다. 이 실험을 위해서 광-CVD장치를 사용하였다. 보론 도핑을 하기전에 먼저 도핑을 하지 않은 실리콘 나노 결정을 형성하고 이를 기준으로 하여 보론이 도핑된 나노 결정 메모리를 제작하였다. 도핑하지 않은 실리콘 나노 결정을 형성하기 위해서 $SiH_4$가스를 1 sccm에서 5 sccm까지 변화시키고 $H_2$ 는 20 sccm으로 고정하였으며, 반응실 압력은 0.5 Torr, 기판 온도는 150 ℃로 고정하였다. 이때 $SiH_4$ 가 5sccm이고 $H_2$ 가 20 sccm인 경우의 조건에서 실리콘 나노 결정 밀도는 1.03 × $10^{12}cm^{-2}$ 이었고 평균 크기는 약 5.64 nm 였다. 이 조건을 기준으로 하여 보론이 도핑된 실리콘 나노 결정을 제작하였는데, 위와 동일한 조건에서 $B_2H_6$를 첨가하였다. $B_2H_6$ 의 유량은 각각 0.25 sccm, 0.5 sccm, 1 sccm으로 변화시키면서 밀도와 크기를 유사하게 증착하였다. 이렇게 제작된 나노 결정을 터널 산화막과 제어 산화막 사이에 증착한 CV 패턴으로부터 플랫밴드 전압의 변화량을 측정한 결과 도핑하지 않은 샘플의 경우 ±9V의 측정 전압 범위에서 약 1.73V 였고, 도핑을 한 샘플의 경우 최대 약 3.17 V였다. 이는 약 두 배정도 차이가 나는 수치이며, 이로부터 메모리 윈도우의 변화를 예측할 수 있다. 실제로 MOSFET 구조의 나노 결정 메모리를 제작하여 측정한 결과 도핑을 하지 않은 샘플의 경우 문턱 전압의 변화가 약 0.41V인데 반해, $B_2H_6$ 를 1 sccm추가한 샘플의 경우 문턱 전압의 변화가 약 0.8V로 향상 되었다. 이러한 결과들로부터 보론에 의한 전하 보유 기작 변화가 생겼음을 알 수 있다. 나노 결정 메모리의 메모리 윈도우 향상을 위한 두번째 방법으로 본 연구에서는 광-MOCVD법에 의한 Zn 나노 결정 메모리를 제안하였다. 금속 나노 결정은 실리콘에 비해서 전위 우물 (Potential well)을 크게 할 수 있기 때문에 갖는 장점들이 많지만, 기존의 금속 나노 결정 제작 방법의 경우 evaporation이나 sputtering을 사용하기 때문에 양질의 특성을 필요로 하는 터널 산화막에 손상을 주게 되어 결과적으로 성능의 저하를 가져오게 되었다. 이에 본 연구에서는 최초로 CVD 법을 이용한 Zn 나노 결정을 제작하여 금속 나노 결정이 갖는 원래의 장점을 그대로 유지하고, 기존 방법상의 문제점을 제거 함으로써 더욱 우수한 성능의 나노 결정 메모리를 제작할 수 있었다. 우선 Zn 나노 결정을 형성하기 위해서 반응실의 압력과 캐리어 가스의 유량을 변화시키면서 실험을 진행한 결과 0.25 Torr, 10sccm의 조건에서 Zn 나노 결정의 밀도는 약 $1\times10^{13}cm^{-2}$ 이고 크기는 약 1~2nm 였다. 이는 단일 층의 조건에서 세계 최고의 밀도이다. 기술된 증착조건을 이용하여 나노 결정 메모리를 제작한 결과 최대 메모리 윈도우는 약 2.21V였으며 $10^4$ 초 후의 메모리 윈도우는 약 1.5V였다. 이는 일함수가 작다는 단점에도 불구하고 밀도가 높기 때문에 메모리 윈도우도 상대적으로 크게 향상되었으며, 전하 보유 시간에 있어서도 기존의 방법보다 크게 향상되었다. 이는 기술한 바와 같이 터널 산화막에 손상을 가하지 않는 CVD 법을 사용하였기 때문이다. 이상에서와 같이 본 연구에서 새롭게 제안하는 두가지 방법인 보론 도핑된 실리콘 나노 결정 메모리와 Zn 나노 결정 메모리의 경우 모두, 기존에 제안되었던 방법보다 나노 결정 메모리의 성능을 더욱 우수하게 향상 시킬 수 있는 방법임이 확인 되었다. 이러한 연구의 진전을 통해 나노 결정 메모리는 더욱더 큰 경쟁력을 갖게 될 것이다.

서지기타정보

서지기타정보
청구기호 {DEE 06053
형태사항 vi, 108 p. : 삽도 ; 26 cm
언어 영어
일반주기 저자명의 한글표기 : 방기인
지도교수의 영문표기 : Koeng-Su Lim
지도교수의 한글표기 : 임굉수
학위논문 학위논문(박사) - 한국과학기술원 : 전기및전자공학전공,
서지주기 Includes references
주제 Nanocrystal Memory
나노 결정 메모리
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