As the clock frequency of digital systems goes higher up to multi-GHz, it is getting more important to distribute a clock signal to each destination with minimum timing jitter as not to exceed the timing margin of the system. Usually, a series of cascaded repeaters is indispensable to distribute a clock signal on a chip due to the lossy characteristic of on-chip global interconnection lines. The repeaters cause timing jitter on the clock signal when they are affected by power supply noise which is usually generated by digital logic core operations. Moreover, the number of repeaters required to distribute a clock signal is rapidly increasing as the clock frequency of the system goes higher.
This thesis shows a conceivable solution called a chip-package hybrid clock scheme by which most repeaters are no longer necessary to distribute the clock signal on a chip. Since the repeater-free hybrid clock distribution network is robust for on-chip power supply noise, the simultaneous switching noise (SSN) generated by digital logic circuits on a chip affects little on the hybrid clock signal. The effects of off-chip power supply noise are also considered by categorizing them into two mechanisms called generation and propagation. The generation of the power supply noise is controlled by a self impedance lowering technique using both off-chip and on-chip de-coupling capacitors. And the propagation of the power supply noise is controlled by adopting an electromagnetic band gap (EBG) structure between a noise source and a victim. All results have been verified using both simulations and measurements and the chip-package hybrid clock network has shown dramatically reduced clock jitter compared to a conventional repeater-based clock distribution network.
디지털 시스템의 동작 주파수가 수 기가 헤르쯔(GHz)를 넘어섬에 따라 시스템의 타이밍 마진(timing margin)은 점차 줄어들게 되며, 시스템 전체의 타이밍 스펙(timing spec.)을 만족시키기 위해서는 지터(jitter)와 스큐(skew)가 최소화된 클럭 신호를 시스템에 분배하는 것이 매우 중요한 요소가 되었다. 일반적으로 칩(chip) 내부에 클럭 신호를 분배 하기 위해서는 신호 전송을 위한 글로벌 인터커넥션(global interconnection)을 필요로 하게 되는데, 실리콘 프로세스(silicon process)가 나노 스케일(nano-scale)로 발전함에 따라 칩 내부의 인터커넥션은 불가피하게 점차 더 많은 양의 신호손실을 발생 시키게 된다. 이러한 신호의 손실을 보상하기 위해서는 칩 내부에 리피터(repeater)를 분산, 위치시켜 신호가 목적지에 도달 하기 전에 다수의 리피터를 통해 신호의 크기를 복구하게 되는데, 이 경우 각각의 리피터는 클럭 지터와 스큐 발생의 소스가 된다. 리피터 주변에 위치한 디지털 블록에서 소모하는 전류에 의한 파워 노이즈가 그 주요 원인이며, 더욱이 디지털 블록에서의 소모전류와 클럭 신호 분배에 필요한 리피터의 개수는 실리콘 프로세스의 발전과 동작 주파수의 증가에 따라 함께 증가하게 되므로 클럭 신호 분배를 위한 타이밍 마진은 점차 감소하게 된다.
본 논문에서는 칩 내에 클럭 신호를 분배 함에 있어서, 리피터가 없이도 신호 손실이 발생 하지 않도록 칩과 패키지의 혼성 전송선을 이용한 클럭 신호 분배를 설계, 구현하였다. 패키지 층의 전송선을 이용하여 리피터가 없이도 신호의 전송이 가능하도록 설계된 칩-패키지 혼성 모드의 클럭 분배방식은 칩 내부에서 발생되는 파워 노이즈로부터 자유롭게 되므로, 칩 내의 디지털 블록이 소모하는 전류에 관계없이 지터와 스큐가 감소된 클럭 신호를 전송 할 수 있게 된다. 신호의 전송을 패키지 층으로 구현함으로써 패키지 층의 파워 노이즈에 민감해 질 수 있으나, 파워 공급망의 셀프 임피던스(self impedance)와 노이즈 전달 특성을 제어할 수 있도록 설계 함으로써 칩 외부에서 발생하는 파워 노이즈의 영향을 최소화 하였다. 칩 외부의 파워 노이즈는 크게 노이즈의 생성과 노이즈의 전달로 나누어 분석이 되었으며, 파워 노이즈의 생성은 셀프 임피던스를 낮추는 기술의 적용으로, 파워 노이즈의 전달은 Electromagnetic Band Gap(EBG) 구조의 적용으로 제어되도록 설계 되었다.
제안된 클럭 분배 방식은 시뮬레이션과 측정을 통해 검증되었으며, 실험결과 제안된 칩-패키지 혼성 모드의 클럭 신호 분배 방식이 기존의 리피터를 이용한 분배 방식보다 지터와 스큐, 그리고 전송 지연시간을 각각 50% 이상 감소시켜 고속 디지털 시스템의 타이밍 마진을 확보할 수 있음을 확인하였다.
