An RF power amplifier is one of the most crucial elements in wireless communication systems, since it is the most power-consuming component. It is also one of the most difficult blocks to integrate in a CMOS technology. CMOS active devices have low breakdown voltage, low current driving capabilities, and large capacitances, while passive devices suffer from substrate loss at high frequencies. Power-transistor models are usually not available from CMOS foundry companies. In spite of the above shortcomings, however, CMOS is an optimum integration solution, and that is why CMOS is competing with compound-semiconductor technologies in RF power amplifiers. Many efforts have been made to overcome the problems in CMOS and realize a fully-integrated CMOS power amplifier. One of the solutions is to use a transmission-line transformer as an output matching network, instead of on-chip passive components with low quality factors.
In this thesis, presented are fully-integrated CMOS linear power amplifiers with an on-chip transmission-line transformer. The transmission-line transformers were designed by performing electro-magnetic (EM) simulations. Power transistors were also measured and modeled so that a circuit simulator predicts the exact performance of the designed power amplifiers. The proposed model extends its range to turnoff region, and includes the parasitic resistances, inductances, capacitances, and skin effects of combining metal patterns.
Two CMOS power amplifiers were designed for 900-MHz mobile-RFID reader applications. The one, fabricated in a 0.18-㎛ CMOS technology, provided a gain of 28.2 dB, a $P_{1dB}$ of 21.8 dBm, and PAE of 19 % at the $P_{1dB}$, with a supply voltage of 1.8 V. The power amplifier achieved a $P_{1dB}$ larger than 24 dBm with a supply voltage of 2.5 V. From the measured and simulated performance of the power amplifier, the proposed power-transistor models were verified. The other power amplifier, fabricated using a 0.25-㎛ CMOS process, provided a gain of 14.5 dB, a $P_{1dB}$ of 27 dBm, and a PAE of 28 % at the $P_{1dB}$, when measured at 920 MHz without any external matching components. An adaptive bias circuit is also designed to control the gate bias voltages as a function of the input power. With the adaptive bias scheme, the power amplifier reduced the quiescent power consumption by three times without sacrificing its high-power performance. Through this work, a design procedure has been established for implementing a fully-integrated CMOS power amplifier, including a power transistor design, a transformer design, and an adaptive bias circuit design.
RF 전력 증폭기는 무선 통신 시스템에서 가장 중요한 부분 중 하나이며, 시스템에서 가장 전력 소모가 큰 회로이다. 일반적으로 전력 증폭기는 화합물 반도체를 사용하여 제작하며, CMOS로 구현하기에는 여러 가지 제약이 따른다. 그 이유는 CMOS의 낮은 파괴 전압, 낮은 전류 구동 능력, 실리콘 기판에 의한 수동 소자의 손실 등이 전력 증폭기 회로의 성능에 직접적인 영향을 끼치기 때문이다. 그리고 CMOS에서는 크기가 큰 전력 소자의 모델이 제공되지 않기 때문에, 추가적인 모델링 작업도 필요하다. 하지만, 이런 단점에도 불구하고 다른 CMOS 회로와 집적하여 단일칩 솔루션을 구현할 수 있다는 점 때문에 CMOS 전력 증폭기를 구현하려는 노력은 계속될 것이다. 앞서 기술한 CMOS의 문제점들을 극복하기 위한 방법 중 하나가 전송선 변압기를 정합 회로로 이용하는 것이다. 전송선 변압기를 사용하면, 기판 손실이 큰 나선형의CMOS 수동 인덕터를 사용하지 않아도 되며, 전압 결합 방식으로 출력 전력을 높일 수 있고, 동시에 차동 신호를 단일 신호로 변환해 줄 수 있다.
본 연구에서는, 전송선 변압기를 사용한 CMOS 선형 전력 증폭기를 외부 소자 없이 완전히 집적하여 제작하였다. 전송선 변압기의 특성은 전자기(EM) 시뮬레이터로 예측하여 사용하였다. 그리고 CMOS 전력 소자를 측정하여 모델링을 하였고, 이를 통해 전력 증폭기 회로의 특성을 정확하게 예측할 수 있도록 하였다. 제안된 모델은 기생 저항, 인덕턴스, 캐패시턴스와 CMOS 공정의 메탈층에서 일어나는 표피 효과(skin effect)를 포함하고 있다.
두 개의 900 MHz 대역의 CMOS 전력 증폭기가 제작되었으며, 모두 단말기 집적형 RFID 리더기 송신단에 적용될 목적으로 설계되었다. 0.18 ㎛ CMOS 공정으로 제작된 첫번째 전력 증폭기는 1.8 V의 공급 전압에서 28.2 dB의 이득, 21.8 dBm 의 P1dB, 그리고 P1dB에서 19 %의 효율을 보였다. 2.5 V 공급 전압에서는 24 dBm 이상의 P1dB를 얻었다. 측정 결과와 모의 실험 결과의 비교를 통해서 CMOS 전력 소자 모델의 정확성도 확인하였다. 0.25 ㎛ CMOS 공정으로 제작된 두번째 전력 증폭기는 2.5 V의 공급 전압에서 14.5 dB의 이득, 27 dBm의 P1dB, 그리고 P1dB에서 28 %의 효율을 얻었다. 두 전력 증폭기 모두 외부 정합 소자를 사용하지 않고 완전히 집적된 형태로 제작되어 측정되었다. 또한, 입력 전력에 따라 가변적인 바이어스 전압을 생성시키는 가변 바이어스 회로를 설계하여 전력 증폭기에 적용시켰다. 이 바이어스 회로는 입력 신호가 작을 때에는 낮은 바이어스 전압을 생성하여 대기 전류를 줄이고, 입력 신호가 커졌을 때에 높은 바이어스 전압을 생성하여 큰 전력이 출력될 수 있도록 한다. 이 가변 바이어스 회로를 사용하면, RFID의 낮은 진폭의 신호가 들어올 때 대기 전류를 3배 이상 줄일 수 있었다. 본 연구를 통하여, CMOS 선형 전력 증폭기 설계 방법과 순서를 정립하였으며, 여기에는 CMOS 전력 소자의 측정과 모델링, 집적형 전송선 변압기의 설계와 가변 바이어스 회로 설계가 포함되어 있다.
