In this thesis, 3D graphics rasterization algorithms to reduce hardware area are presented. The proposed pixel traversal algorithm is based on edge function characteristics instead of the intersection test of polygon edges and pixel stamp edge segments. It reduces not only the edge function probe points at the four corners of the pixel stamp, but also one context save-point. Perspective-correct texturing for correct 3D graphics images requires the per-pixel division, but the division can be avoided by midpoint algorithms. For fraction part of texture coordinates to be used in texture filtering, the proposed modified algorithm which separates the evaluation of integer part and the computation of fraction parts. The hardware architecture of the two proposed algorithms is also presented and compared with conventional architecture in the point of area. From primitive and low-level target application to high-end specification applications, the area is reduced by 14.4%∼45.8%. The rasterizer of the proposed architecture with four parallel pixel processing units was implemented in a 3D graphics SoC. The SoC contains 17.9M transistors in 50㎟ area fabricated in 0.13um 7M CMOS. The SoC operates at 166MHz clock frequency, and the implemented rasterizer achieves a throughput of 666M pixels and 1.3G texture coordinates per second. The implemented SoC is successfully demonstrated on the evaluation board running real-time applications.
본 논문은 하드웨어 면적을 줄이는 3차원 그래픽스 레스터라이제이션 알고리즘을 제안하고 있다. 제안한 픽셀 진행 알고리즘은 폴리곤 경계와 픽셀 스탬프 경계의 교차에 의한 방법 대신 에지함수의 특성을 이용하고 있다. 이는 픽셀 스탬프의 네 모서리에서의 에지함수 측정을 없애고, 하나의 픽셀 콘텍스트 저장공간을 절약할 수 있다. 투시도 형태의 정확한 텍스쳐 매핑을 위해선 픽셀 별로 나눗셈 연산이 필요한데, 이러한 나눗셈 연산은 미드포인트 알고리즘을 통해서 생략이 가능하다. 그러나 텍스쳐 필터링 연산을 위해서는 텍스쳐 좌표의 소수점 부분이 필요한데, 기존의 미드포인트 알고리즘은 연산 반복 횟수가 많은 단점이 있다. 제안된 알고리즘은 정수부분과 소수부분의 연산을 분리시켜, 미드포인트 알고리즘과 나눗셈 연산의 장점만을 취합하였다. 두 알고리즘의 하드웨어 구조를 제안하고 면적 측면에서 기존의 아키텍쳐와 비교 분석했다. 기초적이고 낮은 성능을 요구하는 응용 분야에서부터 고성능의 사양을 요구하는 응용분야에 걸쳐 비교 했을 때, 제안된 방법은 게이트 면적을 14.4~45.8% 감소시켰다. 4개의 병렬 픽셀 처리 장치를 가진 구저의 레스터라이져가 실제 3차원 그래픽스용 SoC에 구현되었다. 설계된 SoC는 1790만개의 트랜지스터를 0.13um 7M CMOS 공정에서 50㎟ 면적에 집적했다. 3차원 그래픽스용 SoC는 166MHz의 클럭 주파수에서 동작하도록 설계되었고, 내장된 레스터라이져는 최대 초당 666M 픽셀과 1.3G 텍스쳐 좌표를 계산 할 수 있다. 구현된 SoC는 실제 검증보드에서 실시간 그래픽스 응용 프로그램으로 성공적으로 검증되었다.
