The computing performance of a single chip has increased exponentially due to the advance of semiconductor technology. Accordingly, the improvement of I/O bandwidth is indispensable. High-speed serial data links provide multi-gigabit bandwidth with reduced system complexity and cost. DEMUX is key component of these data communications at receiver. It reduces the burden of receiver for high speed operation. High speed serial input data is de-multiplexed to low speed parallel output data for effective data process in receiver. Proposed DEMUX is simulated under 0.18um CMOS process, and its data rate is 10 Gb/s. Proposed DEMUX uses the improved current mode logic (CML) and replica bias circuits for high speed, low power consumption, and correct operation. This proposed DEMUX can be used at optical fiber link.
Next, PLL for fast locking time is proposed. A PLL is a frequency synthesizer which produces high frequency from external low frequency. Locking time is one of characteristics of PLL performance. For portable or mobile applications, locking time is very important since the PLL must support fast entry and exit from power management techniques. In addition, if a PLL is used at the clock interface of a microprocessor and the system is powered down frequently to save energy, it becomes critical to know how long the system must remain idle after it is turned on to allow adequate phase alignment between the external and internal clocks. Thus, fast locking PLL scheme will be introduced in this paper. Proposed PLL is simulated under 0.18um CMOS process, and target frequency is 5 GHz. Proposed PLL is used frequency adjustment scheme, which consist of frequency difference detector, phase difference detector, and multiplexer for control charge pump bias voltage.
The process of proposed DEMUX and PLL is a 0.18um CMOS logic. In proposed DEMUX, data rate is 10 Gb/s and power consumption is 12.24mW at 1.8V supply voltage and typical-typical state. Its area of layout is 76 ×56u ㎡. Swing level is minimum 400mV. In proposed PLL, frequency range is from 4.2 GHz to 6 GHz. Power consumption, peak to peak jitter, and first peak time are 37.65mW, 16.3ps, and 123ns, respectively at 5 GHz CLKout, typical-typical state, and 27 ℃. Output frequency swing level is 600mV.
고든 무어의 법칙에 의하면 마이크로칩의 집적도는 18개월마다 2배가 된다. 이러한 반도체 기술의 발전으로 인해, 단일 칩의 계산 능력은 지수의 속도로 증가하고 있다. 따라서 I/O의 대역폭을 늘리는 것이 필요하다. 빠른 속도의 직렬 데이터 링크는 시스템의 복잡도와 가격을 줄이기 위해 수 기가-비트 대역폭을 제공한다. 이러한 데이터 통신의 수신단에서 DEMUX는 핵심 요소가 된다. DEMUX는 빠른 속도의 연산을 위한 수신단의 부담을 덜어준다. 빠른 속도의 직렬 입력 데이터는 수신단에서 적절한 데이터 처리를 위해 낮은 속도의 병렬 출력으로 바뀌게 된다. 제안된 구조의 DEMUX는 0.18um CMOS 공정에서 실험되었고, 그때의 데이터율은 10 Gb/s이다. 제안된 구조의 DEMUX는 빠른 속도와 적은 전력소모, 그리고 정확한 동작을 위해 향상된 current mode logic과 replica bias 회로를 사용한다. 이러한 DEMUX의 응용 분야는 광 케이블 통신에 응용될 수 있다.
다음으로 빠른 locking 시간을 가지는 PLL이 제안되었다. PLL은 외부의 낮은 주파수로부터 높은 주파수를 합성한다. Locking 시간은 PLL의 성능을 나타내는 척도중의 하나이다. 휴대용 또는 이동용 응용에서 파워 제어 테크닉으로부터 빠른 응답을 보여야 하기 때문에 locking 시간은 아주 중요하다. 더욱이, 만약 PLL이 마이크로프로세서의 클럭 인터페이스에 사용되거나 에너지 소비를 줄이기 위해 파워다운 모드를 빈번히 사용된다면, locking 시간이 전체의 시스템 속도에 영향을 미칠 수 있다. 그리하여 이 논문에서는 빠른 locking 시간을 가지는 구조가 제안되었다. 제안된 PLL구조는 0.18um CMOS 공정에서 시뮬레이션 되었고, 목표 주파수는 5 GHz이다. 제안된 구조의 PLL은 빠른 locking 시간을 구현하기 위해 주파수 차이를 감지하는 회로와 위상의 차이를 감지하는 회로, 그리고 차지 펌프 바이어스 전압을 조정하기 위한 멀티플렉서로 구성된 주파수 조절 구조를 사용한다. 제안된 구조의 DEMUX와 PLL은 0.18um CMOS 공정이 사용되었다. 제안된 DEMUX는 1.8V의 서플라이 전압과 typical-typical상태, 27 ℃ 온도에서 데이터율은 10 Gb/s 이고 파워는 12.24mW를 소비한다. 레이아웃 면적은 76 ×56u ㎡ 이다. 스윙폭은 최소 400mV 이상이다. 제안된 PLL의 경우, 주파수 범위는 4.2 GHz에서 6 GHz까지 이며, 파워는 37.65mW 이다. Typical-typical, 27oC 상태에서 5 GHz CLKout을 요구할 때, 결과의 피크-피크 지터는 16.3ps 이고, 최초 피크 시간은 123ns 이다. 결과 주파수 스윙 레벨은 600mW 이다.
